COB半导体制程技术
C O B半导体制程技术 Standardization of sany group #QS8QHH-HHGX8Q8-GNHHJ8-HHMHGN#
cob半导体制程技术
微机电制作技术，尤其是最大宗以硅半导体为基础的微细加工技术(silicon-basedmicromachining)，原本就肇源于半导体组件的制程技术，所以必须先介绍清楚这类制程，以免沦于夏虫语冰的窘态。
一、洁净室
一般的机械加工是不需要洁净室(clean?room)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。
为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class?10为例，意谓在单位立方英尺的洁净室空间内，平均只有粒径微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵(参见图2-1)。
为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下：
1、内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网的空气源源不绝地打入洁净室中。
2、为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。
3、所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。
4、所有建材均以不易产生静电吸附的材质为主。
5、所有人事物进出，都必须经过空气吹浴(airshower)的程序，将表面粉尘先行去除。
6、人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。)
当然，化妆是在禁绝之内，铅笔等也禁止使用。
7、除了空气外，水的使用也只能限用去离子水(DIwater,de-ionizedwater)。一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染金氧半(MOS)晶体管结构之带电载子信道(carrierchannel)，影响半导体组件的工作特性。去离子水以电阻率(resistivity)来定义好坏，一般要求至Ω-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！
8、洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使用氮气(98%)，吹干晶圆的氮气甚至要求%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔大笔的建造与维护费用!
二、晶圆制作
硅晶圆(siliconwafer)是一切集成电路芯片的制作母材。既然说到晶体，显然是经过纯炼与结晶的程序。目前晶体化的制程，大多是采「柴可拉斯基」(Czycrasky)
拉晶法(CZ法)。拉晶时，将特定晶向(orientation)的晶种(seed)，浸入过饱和的纯硅熔汤(Melt)中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒(ingot)。晶棒的阻值如果太低，代表其中导电杂质(impuritydopant)太多，还需经过FZ法(floating-zone)的再结晶(re-crystallization)，将杂质逐出，提高纯度与阻值。
辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面(primaryflat)的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨(lapping)、化学蚀平(chemicaletching)与抛光(polishing)等程序，得出具表面粗糙度在微米以下抛光面之晶圆。(至于晶圆厚度，与其外径有关。)
刚才题及的晶向，与硅晶体的原子结构有关。硅晶体结构是所谓「钻石结构」(diamond-structure)，系由两组面心结构(FCC)，相距(1/4,1/4,1/4)晶格常数(latticeconstant；即立方晶格边长)
叠合而成。我们依米勒指针法(Millerindex)，可定义出诸如：{100}、{111}、{110}
等晶面。所以晶圆也因之有{100}、{111}、{110}等之分野。有关常用硅晶圆之切边方向等信息，请参考图2-2。现今半导体业所使用之硅晶圆，大多以{100}硅晶圆为主。其可依导电杂质之种类，再分为p型(周期表III族)
与n型(周期表V族)。由于硅晶外貌完全相同，晶圆制造厂因此在制作过程中，加工了供辨识的记号：亦即以是否有次要切面(secondaryflat)来分辨。该次切面与主切面垂直，p型晶圆有之，而n型则阙如。
{100}硅晶圆循平行或垂直主切面方向而断裂整齐的特性，所以很容易切成矩形碎块，这是早期晶圆切割时，可用刮晶机(scriber)的原因(它并无真正切断芯片，而只在表面刮出裂痕，再加以外力而整齐断开之。)事实上，硅晶的自然断裂面是{111}，所以虽然得到矩形的碎芯片，但断裂面却不与{100}晶面垂直！
以下是订购硅晶圆时，所需说明的规格：项目说明
晶面 {100}、{111}、{110}
±1o
外径(寸) 3 4 5 6
厚度(微米) 300~450 450~600 550~650 600~750(±25)
杂质 p型、n型
阻值(Ω-cm) (低阻值)~100(高阻值)
制作方式 CZ、FZ(
高阻值)
抛光面单面、双面
平坦度(埃) 300~3,000
三、半导体制程设备
半导体制程概分为三类：(1)薄膜成长，(2)微影罩幕，(3)蚀刻成型。设备也跟着分为四类：(a)高温炉管，(b)微影机台，(c)化学清洗蚀刻台，(d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程，而新近发展的第(d)项机台，则分别应用于制程(1)与(3)。
由于坊间不乏介绍半导体制程及设备的中文书籍，故本文不刻意锦上添花，谨就笔者认为较有趣的观点，描绘一二！
(一)氧化（炉）（Oxidation）
对硅半导体而言，只要在高于或等于1050℃的炉管中，如图2-3所示，通入氧气或水汽，自然可以将硅晶的表面予以氧化，生长所谓干氧层
(dryz/gate?oxide)或湿氧层(wet/fieldoxide)，当作电子组件电性绝缘或制程掩膜之用。氧化是半导体制程中，最干净、单纯的一种；这也是硅晶材料能够取得优势的特性之一（他种半导体，如砷化镓GaAs，便无法用此法成长绝缘层，因为在550℃左右，砷化镓已解离释放出砷！）硅氧化层耐得住850℃
~1050℃的后续制程环境，系因为该氧化层是在前述更高的温度成长；不过每生长出1?微米厚的氧化层，硅晶表面也要消耗掉微米的厚度。
以下是氧化制程的一些要点：
（1）氧化层的成长速率不是一直维持恒定的趋势，制程时间与成长厚度之重复性是较为重要之考虑。
（2）后长的氧化层会穿透先前长的氧化层而堆积于上；换言之，氧化所需之氧或水汽，势必也要穿透先前成长的氧化层到硅质层。故要生长更厚的氧化层，遇到的阻碍也越大。一般而言，很少成长2微米厚以上之氧化层。
（3）干氧层主要用于制作金氧半（MOS）晶体管的载子信道（channel）；而湿氧层则用于其它较不严格讲究的电性阻绝或制程罩幕（masking）。前者厚度远小于后者，1000~?1500埃已然足够。
（4）对不同晶面走向的晶圆而言，氧化速率有异：通常在相同成长温度、条件、及时间下，{111}厚度≧{110}厚度＞{100}厚度。
（5）导电性佳的硅晶氧化速率较快。
（6）适度加入氯化氢（HCl）氧化层质地较佳；但因容易腐蚀管路，已渐少用。
（7）氧化层厚度的量测，可分破坏性与非破坏性两类。前者是在光阻定义阻绝下，泡入缓冲过的氢氟酸（BOE，BufferedOxideEtch，系HF与NH4F以1：6的比例混合而成的腐蚀剂）将显露出来的氧化层去除，露出不沾水的硅晶表面，然后去掉光阻，利用表面深浅量测仪（surfaceprofileroralphastep），得到有无氧化层之高度差，即其厚度。
（8）非破坏性的测厚法，以椭偏仪(ellipsometer)或是毫微仪（nano-spec）最为普遍及准确，前者能同时输出折射率(refractive?index；用以评估薄膜品质之好坏)及起始厚度b与跳阶厚度a(
总厚度t=ma+b)，实际厚度(需确定m之整数值)，仍需与制程经验配合以判读之。后者则还必须事先知道折射率来反推厚度值。
（9）不同厚度的氧化层会显现不同的颜色，且有2000埃左右厚度即循环一次的特性。有经验者也可单凭颜色而判断出大约的氧化层厚度。不过若超过微米以上的厚度时，氧化层颜色便渐不明显。
(二)扩散(炉)(diffusion)
1、扩散搀杂
半导体材料可搀杂n型或p型导电杂质来调变阻值，却不影响其机械物理性质的特点，是进一步创造出p-n接合面（p-n?junction）、二极管（diode）、晶体管（transistor）、以至于大千婆娑之集成电路（IC）世界之基础。而扩散是达成导电杂质搀染的初期重要制程。
众所周知，扩散即大自然之输送现象(transportphenomena)；质量传输(mass?transfer)、热传递(heat?transfer)、与动量传输(momentumtransfer；即摩擦拖曳)
皆是其实然的三种已知现象。本杂质扩散即属于质量传输之一种，唯需要在850oC以上的高温环境下，效应才够明显。
由于是扩散现象，杂质浓度C?（concentration；每单位体积具有多少数目的导电杂质或载子）服从扩散方程式如下：
这是一条抛物线型偏微分方程式，同时与扩散时间t及扩散深度x有关。换言之，在某扩散瞬间(t固定)，杂质浓度会由最高浓度的表面位置，往深度方向作递减变化，而形成一随深度x变化的浓度曲线；另一方面，这条浓度曲线，却又随着扩散时间之增加而改变样式，往时间无穷大时，平坦一致的扩散浓度分布前进！
既然是扩散微分方程式，不同的边界条件（boundary?conditions）施予，会产生不同之浓度分布外形。固定表面浓度(constantsurfaceconcentration)与固定表面搀杂量(constantsurfacedosage)，是两种常被讨论的具有解析精确解的扩散边界条件(参见图2-4)：2、前扩散(pre-deposition)
第一种定浓度边界条件的浓度解析解是所谓的互补误差函数(complementaryerrorfunction)，其对应之扩散步骤称为「前扩散」，即我们一般了解之扩散制程；当高温炉管升至工作温度后，把待扩散晶圆推入炉中，然后开始释放扩散源(p型扩散源通常是固体呈晶圆状之氮化硼【boron-nitride】芯片，n型则为液态POCl3之加热蒸气)
进行扩散。其浓度剖面外形之特征是杂质集中在表面，表面浓度最高，并随深度迅速减低，或是说表面浓度梯度(gradient)值极高。
3、后驱入(postdrive-in)
第二种定搀杂量的边界条件，具有高斯分布(Gaussiandistribution)的浓度解析解。对应之扩散处理程序叫做「后驱入」，即一般之高温退火程序；基本上只维持炉管的驱入工作温度，扩散源却不再释放。或问曰：定搀杂量的起始边界条件自何而来答案是「前扩散」制程之结果；盖先前「前扩散」制作出之杂质浓度集中于表面，可近似一定搀杂量的边界条件也！
至于为什么扩散要分成此二类步骤，当然不是为了投数学解析之所好，而是因应阻值调变之需求。原来「前扩散」的杂质植入剂量很快达到饱和，即使拉长「前扩散」的时间，也无法大幅增加杂质植入剂量，换言之，电性上之电阻率(resistivity)特性很快趋稳定；但「后驱入」使表面浓度及梯度减低(因杂质由表面往深处扩散)，却又营造出再一次「前扩散」来增加杂质植入剂量的机会。所以，借着多次反复的「前扩散」与「后驱入」，既能调变电性上之电阻率特性，又可改变杂质电阻之有效截面积，故依大家熟知之电阻公式；其中是电阻长度可设计出所需导电区域之扩散程序。
4、扩散之其它要点，简述如下：
(1)扩散制程有批次制作、成本低廉的好处，但在扩散区域之边缘所在，有侧向扩散的误差，故限制其在次微米(sub-micron)制程上之应用。
(2)扩散之后的阻值量测，通常以四探针法（four-pointprobemethod）行之，示意参见图2-5。目前市面已有多种商用机台可供选购。(3)扩散所需之图形定义（pattern）及遮掩（masking），通常以氧化层（oxide）充之，以抵挡高温之环境。一微米厚之氧化层，已足敷一般扩散制程之所需。
(二)微影(Photo-Lithography)
1、正负光阻
微影光蚀刻术起源于照相制版的技术。自1970年起，才大量使用于半导体制程之图形转写复制。原理即利用对紫外线敏感之聚合物，或所谓光阻（photo-resist）之受曝照与否，来定义该光阻在显影液（developer）中是否被蚀除，而最终留下与遮掩罩幕，即光罩（mask）相同或明暗互补之图形；相同者称之「正光阻」(positive?resist)，明暗互补者称之「负光阻」
(negative?resist)，如图2-6所示。一般而言，正光阻，如AZ-1350、AZ-5214、FD-6400L等，其分辨率及边缘垂直度均佳，但易变质，储存期限也较短(约半年到一年之间)，常用于学术或研发单位；而负光阻之边缘垂直度较差，但可储存较久，常为半导体业界所使用。
2、光罩
前段述及的光罩制作，是微影之关键技术。其制作方式经几十年之演进，已由分辨率差的缩影机(由数百倍大的红胶纸【rubby-lith】图样缩影)
技术，改良为直接以计算机辅助设计制造（CAD/CAM）软件控制的雷射束（laser-beam）或电子束（E-beam）书写机，在具光阻之石英玻璃板上进行书写(曝光)，分辨率(最小线宽)
也改进到微米的等级。
由于激光打印机的分辨率越来越好，未来某些线宽较粗的光罩可望直接以打印机出图。举例而言，3386dpi的出图机，最小线宽约为七微米。
3、对准机/步进机
在学术或研发单位中之电路布局较为简易，一套电路布局可全部写在一片光罩中，或甚至多重复制。加上使用之硅晶圆尺寸较小，配合使用之光罩本来就不大。所以搭配使用之硅晶圆曝光机台为一般的「光罩对准机」(mask?aligner，如图2-7)。换言之，一片晶圆只需一次对准曝光，便可进行之后的显影及烤干程序。但在业界中，使用的晶圆大得多，我们不可能任意造出7寸或9寸大小的光罩来进行对准曝光：一来电子束书写机在制备这样大的光罩时，会耗损巨量的时间，极不划算；二来，大面积光罩进行光蚀刻曝光前与晶圆之对准，要因应大面积精密定位及防震等问题，极为棘手！所以工业界多采用步进机（stepper）进行对准曝光；也就是说，即使晶圆大到6或8寸，但光罩大小还是小小的1~2寸见方，一则光罩制备快速，二则小面积对准的问题也比较少；只是要曝满整片晶圆，要花上数十次「对准→曝光→移位」的重复动作。但即
便如此，因每次「对准→曝光→移位」仅费时1秒左右，故一片晶圆的总曝光时间仍控制在1分钟以内，而保持了工厂的高投片率(highthrough-put；即单位时间内完成制作之硅芯片数。）图2-7?双面对准曝光对准系统(国科会北区微机电系统研究中心)。
4、光阻涂布
晶圆上微米厚度等级的光阻，是采用旋转离心（spin-coating）的方式涂布上去。光阻涂布机如图2-8所示。其典型程序包括：
(1)晶圆表面前处理(pre-baking)：即在150°C下烘烤一段时间。若表面无氧化层，要另外先上助粘剂(primer)，如HMDS，再降回室温。换言之，芯片表面在涂敷光阻前要确保是亲水性（hydrophilic）。
(2)送晶圆上真空吸附的转台，注入（dispensing）光阻，开始由低转速甩出多余的光阻并均布之，接着以转速数千rpm，减薄光阻至所需厚度。
(3)将晶圆表层光阻稍事烤干定型，防止沾粘。但不可过干过硬，而妨碍后续的曝光显影。
一般光阻涂布机的涂布结果是厚度不均。尤其在晶圆边缘部份，可能厚达其它较均匀部份的光阻3倍以上。另外，为了确保光阻全然涂布到整片晶圆，通常注入光阻的剂量，是真正涂布粘着在晶圆上之数十甚至数百倍，极其可惜；因为甩到晶圆外的光阻中有机溶剂迅速挥发逸散，成份大变，不能回收再使用。
5、厚光阻
德国Karl-Suss公司开发了一种新型的光阻涂布机，称为GYRSET，如图2-9所示，其卖点在于强调可减少一半的光阻用量，且得出更均厚的光阻分布。其原理极为单纯：只是在真空转台上加装了跟着同步旋转的盖子。如此一来，等于强迫晶圆与盖子之间的空气跟着旋转，那么光阻上便无高转速差的粘性旋转拖曳作用。故光阻在被涂布时，其与周遭流体之相对运动并不明显，只是离心的彻体力效果，使光阻稳定地、且是呈同心圆状地向外涂布。
根据实际使用显示，GYRSET只需一般涂布机的55%光阻用量。另外，其也可应用于厚光阻之涂布(厚度自数微米至数百微米不等)。受涂基板也可由晶圆改为任意的工作外型，而不会造成边缘一大部份面积厚度不均的花花外貌。
[注]
厚光阻是新近发展出来，供微机电研究使用的材料，如IBM的SU-8系列光阻，厚度由数微米至100微米不等，以GYRSET涂布后，经过严格的烘干程序，再以紫外线或准分子雷射(excimerlaser)进行曝光显影后，所得到较深遂的凹状图案，可供进一步精密电铸(electro-forming)的金属微结构成长填塞。这种加工程序又称为「仿LIGA」制程(poormansLIGA)，即「异步X光之深刻模造术」。
(三)蚀刻(Etching)
蚀刻的机制，按发生顺序可概分为「反应物接近表面」、「表面氧化」、「表
面反应」、「生成物离开表面」等过程。所以整个蚀刻，包含反应物接近、生
成物离开的扩散效应，以及化学反应两部份。整个蚀刻的时间，等于是扩散与
化学反应两部份所费时间的总和。二者之中孰者费时较长，整个蚀刻之快慢也
卡在该者，故有所谓「reaction?limited」与「diffusion?limited」两类蚀刻之分。
1、湿蚀刻
最普遍、也是设备成本最低的蚀刻方法，其设备如图2-10所示。其影响被蚀刻物之蚀刻速率(etchingrate)的因素有三：蚀刻液浓度、蚀刻液温度、及搅拌(stirring)之有无。定性而言，增加蚀刻温度与加入搅拌，均能有效提高蚀刻
速率；但浓度之影响则较不明确。举例来说，以49%的HF蚀刻SiO2，当然比BOE(Buffered-Oxide-Etch；HF：NH4F?=1：6)
快的多；但40%的KOH蚀刻Si的速率却比20%KOH慢！湿蚀刻的配方选用是一
项化学的专业，对于一般不是这方面的研究人员，必须向该化学专业的同侪请教。一个选用湿蚀刻配方的重要观念是「选择性」(selectivity)，意指进行蚀刻时，对被蚀物去除速度与连带对其他材质(如蚀刻掩膜；etching?mask，或承载被加工薄膜之基板；substrate)的腐蚀速度之比值。一个具有高选择性的蚀刻系统，应该只对被加工薄膜有腐蚀作用，而不伤及一旁之蚀刻掩膜或其下的
基板材料。
(1)等向性蚀刻(isotropicetching)
大部份的湿蚀刻液均是等向性，换言之，对蚀刻接触点之任何方向腐蚀速度并
无明显差异。故一旦定义好蚀刻掩膜的图案，暴露出来的区域，便是往下腐蚀
的所在；只要蚀刻配方具高选择性，便应当止于所该止之深度。
然而有鉴于任何被蚀薄膜皆有其厚度，当其被蚀出某深度时，蚀刻掩膜图案边
缘的部位渐与蚀刻液接触，故蚀刻液也开始对蚀刻掩膜图案边缘的底部，进行
蚀掏，这就是所谓的下切或侧向侵蚀现象(undercut)。该现象造成的图案侧向误差与被蚀薄膜厚度同数量级，换言之，湿蚀刻技术因之而无法应用在类似
「次微米」线宽的精密制程技术！
(2)非等向性蚀刻(anisotropicetching)
先前题到之湿蚀刻「选择性」观念，是以不同材料之受蚀快慢程度来说明。然
而自1970年代起，在诸如JournalofElectro-ChemicalSociety等期刊中，发表了许多有关碱性或有机溶液腐蚀单晶硅的文章，其特点是不同的硅晶面腐蚀
速率相差极大，尤其是<111>方向，足足比<100>或是<110>方向的腐蚀速率小一到两个数量级！因此，腐蚀速率最慢的晶面，往往便是腐蚀后留下的特定面。
这部份将在体型微细加工时再详述。
2、干蚀刻
干蚀刻是一类较新型，但迅速为半导体工业所采用的技术。其利用电浆(plasma)来进行半导体薄膜材料的蚀刻加工。其中电浆必须在真空度约10至Torr的环
境下，才有可能被激发出来；而干蚀刻采用的气体，或轰击质量颇巨，或化学活性极高，均能达成蚀刻的目的。
干蚀刻基本上包括「离子轰击」(ion-bombardment)与「化学反应」(chemicalreaction)两部份蚀刻机制。偏「离子轰击」效应者使用氩气(argon)，加工出来之边缘侧向侵蚀现象极微。而偏「化学反应」效应者则采氟系或氯系气体(如四氟化碳CF4)，经激发出来的电浆，即带有氟或氯之离子团，可快速与芯片表面材质反应。
干蚀刻法可直接利用光阻作蚀刻之阻绝遮幕，不必另行成长阻绝遮幕之半导体材料。而其最重要的优点，能兼顾边缘侧向侵蚀现象极微与高蚀刻率两种优点，换言之，本技术中所谓「活性离子蚀刻」(reactiveionetch；RIE)
已足敷「次微米」线宽制程技术的要求，而正被大量使用中。
(四)离子植入(IonImplantation)
在扩散制程的末尾描述中，曾题及扩散区域之边缘所在，有侧向扩散的误差，故限制其在次微米制程上之应用。但诚如干蚀法补足湿蚀法在次微米制程能力不足一样，此地另有离子植入法，来进行图案更精细，浓度更为稀少精准的杂值搀入。
离子植入法是将III族或IV族之杂质，以离子的型式，经加速后冲击进入晶圆表面，经过一段距离后，大部份停于离晶圆表面微米左右之深度(视加速能量而定)，故最高浓度的地方，不似热扩散法在表面上。不过因为深度很浅，一般还是简单认定大部份离子是搀杂在表面上，然后进一步利用驱入（drive-in）来调整浓度分布，并对离子撞击过的区域，进行结构之修补。基本上，其为一低温制程，故可直接用光阻来定义植入的区域。
(五)化学气相沉积(ChemicalVaporDeposition；CVD)
到目前为止，只谈到以高温炉管来进行二氧化硅层之成长。至于其它如多晶硅(poly-silicon)、氮化硅(silicon-nitride)、钨或铜金属等薄膜材料，要如何成长堆栈至硅晶圆上
基本上仍是采用高温炉管，只是因着不同的化学沉积过程，有着不同之工作温度、压力与反应气体，统称为「化学气相沉积」。
既是化学反应，故免不了「质量传输」与「化学反应」两部份机制。由于化学反应随温度呈指数函数之变化，故当高温时，迅速完成化学反应。换言之，整体沉积速率卡在质量传输(diffusion-limited)；而此部份事实上随温度之变化，不像化学反应般敏感。所以对于化学气相沉积来说，如图2-11所示，提高制程温度，容易掌握沉积的速率或制程之重复性。
然而高制程温度有几项缺点：
高温制程环境所需电力成本较高。
安排顺序较后面的制程温度若高于前者，可能破坏已沉积之材料。
高温成长之薄膜，冷却至常温后，会产生因各基板与薄膜间热胀缩程度不同之残留应力(residualstress)。
所以，低制程温度仍是化学气相沉积追求的目标之一，惟如此一来，在制程技术上面临之问题及难度也跟着提高。
以下，按着化学气相沉积的研发历程，分别简介「常压化学气相沉积」、「低压化学气相沉积」、及「电浆辅助化学气相沉积」：
1、常压化学气相沉积(AtmosphericPressureCVD；APCVD)
最早研发的CVD系统，顾名思义是在一大气压环境下操作，设备外貌也与氧化炉管相类似。欲成长之材料化学蒸气自炉管上游均匀流向硅晶，至于何以会沉积在硅晶表面，可简单地以边界层(boundarylayer)理论作定性说明：
当具黏性之化学蒸气水平吹拂过硅芯片时，硅芯片与炉管壁一样，都是固体边界，因着靠近芯片表面约1mm的边界层内速度之大量变化(由边界层外缘之蒸气速度减低到芯片表面之0速度)，会施予一拖曳外力，拖住化学蒸气分子；同时因硅芯片表面温度高于边界层外缘之蒸气温度，芯片将释出热量，来供给被拖住之化学蒸气分子在芯片表面完成薄膜材质解离析出之所需能量。所以基本上，化学气相沉积就是大自然「输送现象」(transportphenomena)的应用。
常压化学气相沉积速度颇快，但成长薄膜的质地较为松散。另外若晶圆不采水平摆放的方式(太费空间)，薄膜之厚度均匀性(thicknessuniformity)不佳。
2、低压化学气相沉积(LowPressureCVD；LPCVD)
为进行50片或更多晶圆之批次量产，炉管内之晶圆势必要垂直密集地竖放于晶舟上，这明显衍生沉积薄膜之厚度均匀性问题；因为平板边界层问题的假设已不合适，化学蒸气在经过第一片晶圆后，黏性流场立即进入分离(separation)的状态，逆压力梯度(reversedpressuregradient)会将下游的化学蒸气带回上游，而一团混乱。
在晶圆竖放于晶舟已不可免之情况下，降低化学蒸气之环境压力，是一个解决厚度均匀性的可行之道。原来依定义黏性流特性之雷诺数观察，动力黏滞系数ν随降压而变小，如此一来雷诺数激增，而使化学蒸气流动由层流(laminarflow)进入紊流(turbulentflow)。有趣的是紊流不易分离，换言之，其为一乱中有序之流动，故尽管化学蒸气变得稀薄，使沉积速度变慢，但其经过数十片重重的晶圆后，仍无分离逆流的现象，而保有厚度均匀，甚至质地致密的优点。以800oC、1?Torr成长之LPCVD氮化硅薄膜而言，其质地极为坚硬耐磨，也极适合蚀刻掩膜之用(沉积速度约20分钟微米厚。)
3、电浆辅助化学气相沉积(PlasmaEnhancedCVD；PECVD)
尽管LPCVD已解决厚度均匀的问题，但温度仍太高，沉积速度也不够快。为了先降低沉积温度，必须寻找另一能量来源，供化学沉积之用。由于低压对于厚度均匀性的必要性，开发低压环境之电浆能量辅助(电浆只能存在于10~Torr
下)，恰好补足低温环境下供能不足的毛病，甚至于辅助之电浆能量效应还高于温度之所施予，而使沉积速率高过LPCVD。以350oC、1?Torr成长之PECVD氮化硅薄膜而言，其耐磨之质地适合IC最后切割包装(packaging)前之保护层(passivationlayer)使用(沉积速度约5分钟微米厚。)
PECVD与RIE两机台之运作原理极为相似，前者用电浆来辅助沉积，后者用电浆去执行蚀刻。不同之处在于使用不同的电浆气源，工作压力与温度也不相同。
(六)金属镀膜(MetalDeposition)
又称物理镀膜(PhysicalVaporDeposition；PVD)，依原理分为蒸镀(evaporation)
与溅镀(sputtering)两种。PVD基本上都需要抽真空：前者在10-6~10-7Torr 的环境中蒸着金属；后者则须在激发电浆前，将气室内残余空气抽除，也是要抽到10-6~?10-7Torr的程度。
一般的机械式抽气帮浦，只能抽到10-3Torr的真空度，之后须再串接高真空帮浦(机械式帮浦当作接触大气的前级帮浦)，如：扩散式帮浦(diffusionpump)、涡轮式帮浦(turbopump)、或致冷式帮浦(cryogenicpump)，才能达到10-
6?~10-7Torr的真空程度。当然，不同的真空帮浦规范牵涉到不同原理之压力计、管路设计、与价格。
1、蒸镀
蒸镀就加热方式差异，分为电阻式(thermalcoater)与电子枪式(E-gunevaporator)两类机台。前者在原理上较容易，就是直接将准备熔融蒸发的金属以线材方式挂在加热钨丝上，一旦受热熔融，因液体表面张力之故，会攀附在加热钨丝上，然后徐徐蒸着至四周(包含晶圆)。因加热钨丝耐热能力与供金属熔液攀附空间有限，仅用于低熔点的金属镀着，如铝，且蒸着厚度有限。电子枪式蒸镀机则是利用电子束进行加热，熔融蒸发的金属颗粒全摆在石墨或钨质坩埚(crucible)中。待金属蒸气压超过临界限度，也开始徐徐蒸着至四周(包含晶圆)。电子枪式蒸镀机可蒸着熔点较高的金属，厚度也比较不受限制。蒸镀法基本上有所谓阶梯覆披(stepcoverage)不佳的缺点，如图2-12所示。也就是说在起伏较剧烈的表面，蒸着金属有断裂不连续之虞。另外，多片晶圆的大面积镀着也存在厚度均匀的问题。为此，芯片之承载台加上公自转的机构，便用于上述两问题之改善。
2、溅镀
溅镀虽是物理镀膜的方法，但与蒸发毫无关系。就如同将石头丢入一滩泥沼中，会喷溅出许多泥浆般，溅镀利用氩气电浆，高速冲击受镀靶材(target)，因而将靶材表面附近材质喷溅出来，落至晶圆之上。由于靶材是一整面而不是一点接受轰击，所以喷溅出来的材质，也有可能填塞到芯片表面阶梯死角的部位，而比较没有断线不连续或所谓阶梯披覆的问题。
溅镀也依电浆受激之能量源不同，分为直流(DC)与射频(RF)两种。基本上，两种溅镀机都可镀着金属薄膜。但后者特别可以针对非金属薄膜，如压电(piezoelectric)
或磁性材料，具有「绝缘、熔点高、成份复杂、对堆栈方式相当敏感」等智能型薄膜之镀着特征。
3、金属薄膜图形定义
利用光蚀术定义妥之光阻，泡入适当酸液中，可蚀出金属线路，此与蒸镀抑或溅镀并无关连。然而部份金属蚀液是碱液，如铬，早期常用「赤血盐-氢氧化钾」溶液来定义图案，直接用光阻遮掩会失败(还没蚀到底，光阻已经溶散了！)，所以必须多蒸着一层金，间接以碘化钾-碘溶液定义出金之图案后，再以金之图案来作掩膜，进行铬的腐蚀(如此之繁复，常使初学者晕头转向，现在已经有铬金属的蚀洗液，如CR-7)。另一个令人更扰人的问题在于：酸液有侧向侵蚀的现象，所以无法制作出次微米之金属线。一般业界已使用垂直度极佳，然而价格极昂之干蚀刻机来解决这个问题(价昂是因为要用到含氯之反应气体，所有管路都要考虑防腐蚀)。但学术研发单位，在没有干蚀刻机情况下，一样可以作出次微米之金属线，这个方法称为「金属剥离或举离法」(lift-off)。
今如图2-13所示，调整芯片镀金属与上光阻的顺序：首先旋敷光阻，以光蚀术将欲镀着金属线路之区域开出窗口(该光罩恰与酸液蚀刻的光罩明暗相反)，再进行金属镀着的工作。此时，大部份金属可能都镀着在光阻上。所以金属镀着后，只要将芯片浸入丙酮，在光阻遭有机溶剂溶散之际，其上之金属也跟着被抬离芯片，而只留下没有光阻，也就是原来设计之金属线路。
不过，金属剥离也不是完全没缺点：
1、金属蒸镀，会对芯片产生加温效果，若蒸镀时间较长或厚度较高，有可能烤干光阻，而在最后泡丙酮时，无法掀离金属。
2、光阻开窗时，或多或少会留下一些显影不完全的部份，所以在金属镀着时，并不保证芯片受镀面之清洁状态良好。
3、图2-13?金属蒸镀的「举离」法：(a)光阻曝光(b)显影(c)金属蒸镀(d)举离，留下金属线路。
光阻边缘必须确保垂直或甚至有侧凹(也是undercut)
的特征，以便金属举离时，不会发生藕断丝连的现象。
半导体工艺及芯片制造技术问题答案(全)
常用术语翻译 active region 有源区 2.active ponent有源器件 3.Anneal退火 4.atmospheric pressure CVD (APCVD) 常压化学气相淀积 5.BEOL（生产线）后端工序 6.BiCMOS双极CMOS 7.bonding wire 焊线，引线 8.BPSG 硼磷硅玻璃 9.channel length沟道长度 10.chemical vapor deposition (CVD) 化学气相淀积 11.chemical mechanical planarization (CMP)化学机械平坦化 12.damascene 大马士革工艺 13.deposition淀积 14.diffusion 扩散 15.dopant concentration掺杂浓度 16.dry oxidation 干法氧化 17.epitaxial layer 外延层 18.etch rate 刻蚀速率 19.fabrication制造 20.gate oxide 栅氧化硅 21.IC reliability 集成电路可靠性 22.interlayer dielectric 层间介质（ILD） 23.ion implanter 离子注入机 24.magnetron sputtering 磁控溅射 25.metalorganic CVD(MOCVD)金属有机化学气相淀积 26.pc board 印刷电路板 27.plasma enhanced CVD(PECVD) 等离子体增强CVD 28.polish 抛光 29.RF sputtering 射频溅射 30.silicon on insulator绝缘体上硅（SOI）
半导体封装制程简介
（Die Saw） 晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片（Die）切割分離。首先要在晶圓背面貼上蓝膜（blue tape）並置於鋼 製的圆环上，此一動作叫晶圓粘片（wafer mount），如圖一，而後再 送至晶片切割機上進行切割。切割完後，一顆顆之芯片井然有序的排 列在膠帶上，如圖二、三，同時由於框架之支撐可避免蓝膜皺摺而使 芯片互相碰撞，而圆环撐住膠帶以便於搬運。 圖一 圖二
（Die Bond） 粘晶（装片）的目的乃是將一顆顆分離的芯片放置在导线框架（lead frame）上並用銀浆（epoxy ）粘着固定。引线框架是提供芯片一個粘着的位置+ （芯片座die pad），並預設有可延伸ＩＣ芯片電路的延伸腳（分為內 引腳及外引腳inner lead/outer lead）一個引线框架上依不同的設計可以有 數個芯片座，這數個芯片座通常排成一列，亦有成矩陣式的多列排法 。引线框架經傳輸至定位後，首先要在芯片座預定粘着芯片的位置上点
上銀浆（此一動作稱為点浆），然後移至下一位置將芯片置放其上。 而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶 粒座上。装片完後的引线框架再由传输设备送至料盒（magazine） 。装片后的成品如圖所示。 引线框架装片成品 胶的烧结 烧结的目的是让芯片与引线框晶粒座很好的结合固定，胶可分为银浆（导电胶）和绝缘胶两种，根据不同芯片的性能要求使用不同的胶，通常导电胶在200度烤箱烘烤两小时；绝缘胶在150度烤箱烘烤两个半小时。 （Wire Bond） 焊线的目的是將芯片上的焊点以极细的金或铜线（18~50um）連接到引线框架上的內引腳，藉而將ＩＣ芯片的電路訊號傳輸到外界。當
半导体全制程介绍
《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管 （Furnace）内，在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面 形成一层厚约数百个的二氧化硅层，紧接着厚约1000到2000的氮化硅层 将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在 晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层．．．的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。 2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所 以叫做「蚀刻区」。 3）扩散本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。 4）真空
晶圆(Wafer) 制程工艺学习
晶圆（Wafer）制程工藝學習 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8吋硅晶棒，约需2天半时间长成。经研磨、拋光、切片后，即成半导体之原料晶圆片。光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在 IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。 晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行： 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。
半导体清洗设备制程技术及设备市场分析
半导体清洗设备制程技术与设备市场分析 （台湾）自?動?化?產?業?技?術?與?市?場?資?訊?專?輯 关键词 ?多槽全自动清洗设备Wet station ?单槽清洗设备Single bath ?单晶圆清洗设备Single wafer ?微粒particle 目前在半导体湿式清洗制程中，主要应用项目包含晶圆清洗与湿式蚀刻两项，晶圆(湿式) 清洗制程主要是希望藉由化学药品与清洗设备，清除来自周遭环境所附着在晶圆表面的脏污，以达到半导体组件电气特性的要求与可靠度。至于脏污的来源，不外乎设备本身材料产生、现场作业员或制程工程师人体自身与动作的影响、化学材料或制程药剂残留或不纯度的发生，以及制程反应产生物的结果，尤其是制程反应产生物一项，更成为制程污染主要来源，因此如何改善制程中所产生污染，便成为清洗制程中研究主要的课题。 过去RCA 多槽湿式清洗一直是晶圆清洗的主要技术，不过随着近年来制程与清洗设备的演进，不但在清洗制程中不断产生新的技术，也随着半导体后段封装技术的演进，清洗设备也逐渐进入封装厂的生产线中。以下本文即针对清洗设备与技术作一深入介绍，并分析清洗设备发展的关键机会及未来的发展趋势。 晶圆表面所残留脏污的种类非常多，约略可分成微粒、金属离子、有机物与自然氧化物。而这些污染物中，以金属离子对半导体组件的
电气特性有相当的影响力，其中尤其是重金属离子所引发的不纯度，将严重影响闸氧化层的临界崩溃电压、起始电压漂移与P-N 接合电压，进而造成制程良率的降低。所以，针对制程所使用的化学品与纯水，必须进行严格的纯度控制以有效降低生产过程所产生的污染源。由于集成电路随着制作集积度更高的电路，其化学品、气体与纯水所需的纯度也将越高，为提升化学品的纯度与操作良率，各家厂商无不积极改善循环过滤与回收系统，如FSI 公司提出point-of-generation （点产生）与point-of-use （点使用）相结合，比起传统化学瓶的供应方式，有着更佳的纯度。（注：POUCG点再生） 在半导体制程中，无论是在去光阻、化学气相沈淀、氧化扩散、晶圆研磨以后等各阶段制程都需反复清洗步骤，而在晶圆清洗部分也概略分为前后段清洗两部分(在晶圆生产处理过程中大致可区分为 前段与后段制程，前后段以金属制作蒸镀、溅镀为分界)，在前段制程清洗方面，如Preclean、扩散、氧化层与氮化层的去除、复晶硅蚀刻与去除。后制程段清洗方面，包含金属间介电层与金属蚀刻后之清洗、光阻去除前后的清洗、CMP 制程后之清洗等。 由于晶圆污染来源除一般微粒(particle) 附着于晶圆表面上，并可能是污染物与晶圆表面之间产生连接，包含如多种化学键结，甚至于脏污被氧化层或有机物薄膜所深埋，即使经过多次的物理力洗濯或冲刷，均无法彻底去除此脏污，并有可能产生回污或交互污染。因此，清洗的方法除了物理力或溶解的洗净外，对于晶圆表面施予微量蚀刻(Micro-etching) 的化学清洗方式(如下表一)，便成了不可或缺的关键
半导体制程及摩尔定律
神秘的处理器制程工艺 摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。 你能准确说出45nm是什么宽度吗？ 得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。而要理解这个问题，就要从超大规模集成电路中最基本的单元 —MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。 我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。这便是MOS最基本的工作原理。
在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。我们通常说的90nm或者45nm工艺，就是指的栅极下方两个阱之间的长度，称之为导电沟道长度。 上图中给我们勾勒出来的是一个NMOS，当栅极接正向电压时，NMOS会导通。事实上还存在另外一种PMOS，其性质完全相反，当栅极接负电时，通过在绝缘区下方聚集正电荷来导通。 在实践中，工程人员很快就发现了单个MOS管在作为逻辑电路导通时，会有源源不断的电流通过，这使得MOS管功率居高不下。而事实上我们只需要传递信号就行了，无论是用电流，又或者是用电压方式，而不需要MOS管有较高的功耗。为了降低MOS管的工作功耗，可科学家们又开发了CMOS (Complementary Metal-Oxide Semiconductor 互补金属氧化物半导)电路。 CMOS的电路结构
半导体制程安全
半導體製程安全期末考試題 選擇題（答案可選0） 1. 半導體安全衛生環保應注意 預防危害因子暴露 加強化學性生命週期 管理 了解製程排氣特性 降低能源的使用 以上皆是 2. 下列何者不是世界半導體產業協會在安全衛生環保上未來幾年內的主要 重點？ 全氟化物排放減量 8吋晶圓製程危害 節水 節能 化學品安全管理 3. 新竹科學園區積體電路製造業職業千人率（不含交通事故）近4年來約為 全國製造業的 1倍 4/5倍 3/5倍 1/3倍 1/6倍 4. 有關半導體元件封裝製程下列何者為非？ Kr-85常用為封裝測漏之放射 源 Kr-85可放出 射線屬游離輻射 測試室內需保存正壓 Kr-85之填充之人員須著鉛衣 Kr-85操作室之排風管口高度應儘可能高於鄰近之建物 5. 當何種器官或系統受到傷害時，丙酮脢就被會釋放到血液中？ 腎 肝 造血系統 內分泌系統 消化系統 6. 有關無塵室工作人員移動對工作檯附近污染源流場之影響，下列何者為 非？ 人員為無塵室動態污染源之一 通常描述流體運動有Lagrangian 和Eulerian兩種參考座標系統 人員可為動態污染源之一 人員接近工作平台，停止移動一段時間後會造成污染物擴散至工作平台 描述流體的雷諾數其值愈高，流體愈接近層流狀態 7. 毒性氣體HCl的PEL是5 ppm，一般用來測試其30秒感應時間之測試濃 度為 3 ppm 5 ppm 8 ppm 10 ppm 15 ppm 8. 下列何種類型的監測器，可測定的濃度最高？ 光學色帶式 觸媒燃燒 式 質譜式 半導體反應式 電極式 9. 下列元素或其它化合物何者不是半導体離子植入製程常用原物料？ 砷 磷 矽 硫 硼 10. 下列何者為非？ FM指Factory Mutual SEMI指Semiconductor Equipment Manufacture International NFPA指National Fire Protection Association UBC指Uniform Building Code SIA指Semiconductor Industry Association 11. 下列何者不是無塵室的工作環境安全範圍？ 緊急疏散 停電因應 與 有害物接觸 異味 密閉空間缺氧 12. 矽甲烷的特性下列何者為非？ 空氣中燃燒範圍1.37﹪-96﹪ 和空氣接觸 燃燒最終產生SiO2和H2 FMRC建議鋼瓶櫃內最大平均矽甲烷濃度應限制在0.2﹪避免在釋放初期壓力上快速 SEMI F5為有關規排氣之安全
半导体制造基本概念
半导体制造基本概念 晶圆（Wafer） 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8?? 硅晶棒，约需2天半时间长成。经研磨、??光、切片后，即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻 下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。 晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行：
1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有，不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有： ■二气化硅（通常直接称为氧化层） ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物 可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层（plasmas nitride dielectrics）是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜：内层介电层（ILD）、内金属介电层（IMD）、以及保护层。此外、金层化学气相沉积（包括钨、铝、氮化钛、以及其它金属等）也是一种热门的CVD应用。 物理气相沉积技术 如其名称所示，物理气相沉积（Physical Vapor Deposition）主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境，可使这些金属原子结成晶粒，再透过微影图案化（patterned）与蚀刻，来得到半导体组件所要的导电电路。 解离金属电浆（IMP）物理气相沉积技术
半导体工艺要点(精)
半导体工艺要点 1、什么是集成电路 通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能 2、集成电路设计与制造的主要流程框架 设计-掩模板-芯片制造-芯片功能检测-封装-测试 3、集成电路发展的特点 特征尺寸越来越小 硅圆片尺寸越来越大 芯片集成度越来越大 时钟速度越来越高 电源电压/单位功耗越来越低 布线层数/I/0引脚越来越多 4、摩尔定律 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸(多晶硅栅长)倍，这就是 摩尔定 5、集成电路分类 6、半导体公司 中芯国际集成电路制造有限公司（SMIC） 上海华虹(集团)有限公司 上海先进半导体制造有限公司 台积电(上海)有限公司 上海宏力半导体制造有限公司TI 美国德州仪器 7、直拉法生长单晶硅 直拉法法是在盛有熔硅或锗的坩埚内，引入籽晶作为非均匀晶核，然后控制温度场，将籽晶旋转并缓慢向上提拉，晶体便在籽晶下按籽晶的方向长大。
1.籽晶熔接: 加大加热功率，使多晶硅完全熔化，并挥发一定时间后，将籽晶下降与液面接近，使籽晶预热几分钟，俗称“烤晶”，以除去表面挥发性杂质同时可减少热冲击 2.引晶和缩颈：当温度稳定时，可将籽晶与熔体接触。此时要控制好温度，当籽晶与熔体液面接触，浸润良好时，可开始缓慢提拉，随着籽晶上升硅在籽晶头部结晶，这一步骤叫“引晶”，又称“下种”。“缩颈”是指在引晶后略为降低温度，提高拉速，拉一段直径比籽晶细的部分。其目的是排除接触不良引起的多晶和尽量消除籽晶内原有位错的延伸。颈一般要长于20mm 3.放肩：缩颈工艺完成后，略降低温度，让晶体逐渐长大到所需的直径为止。这称为“放肩”。在放肩时可判别晶体是否是单晶，否则要将其熔掉重新引晶。单晶体外形上的特征—棱的出现可帮助我们判别，<111>方向应有对称三条棱，<100>方向有对称的四条棱。 4.等径生长：当晶体直径到达所需尺寸后，提高拉速，使晶体直径不再增大，称为收肩。收肩后保持晶体直径不变，就是等径生长。此时要严格控制温度和拉速不变。 5.收晶：晶体生长所需长度后，拉速不变，升高熔体温度或熔体温度不变，加快拉速，使晶体脱离熔体液面。 8、直拉法的两个主要参数：拉伸速率，晶体旋转速率悬浮区熔法 倒角是使晶圆边缘圆滑的机械工艺 9、外延层的作用 EpitaxyPurpose 1、Barrier layer for bipolar transistor 2、Reduce collector resistance while keep high breakdown voltage. 3、Improve device performance for CMOS and DRAM because much lower oxygen, 4、carbon concentration than the wafer crystal Epitaxy application,bipolar transistor Epitaxy application, CMOS
半导体工艺原理 思 考 题
第一章思考题 1、晶格、晶胞、原胞、单晶体、多晶体、晶向、晶面（表示方法）。 2、已知硅晶体晶格常数为a，根据硅晶体结构的特点，求硅晶体中原子密度、最小原子间距、空间利用率、<100><110><111>晶向原子线密度、(100)(110)(111)晶面原子面密度。 3、为什么硅晶体中的晶格为复式晶格？ 4、为什么硅单晶在生长、化学腐蚀、解理、扩散速度等方面具有各向异性的特点? 5、晶体中缺陷的种类？ 6、半导体材料中的杂质类型？ 7、固溶体？固溶体主要可分为哪两类，各自特点？固溶度（最大溶解度）？ 1.IC的性能及制造IC对半导体硅材料的要求有哪些？ 2.高纯硅制备过程？ 3.直拉法单晶生长过程（每步工艺）？ 4.硅片加工过程？ 第二章思考题 ?IC中SiO2的作用有哪些？ ?SiO2结构，桥键氧，非桥键氧，为什么无定形SiO2无固定熔点。 ?为什么热氧化过程中是氧等氧化剂穿过SiO2而不是Si穿过SiO2发生氧化反应？ ?了解SiO2的主要性质（密度、折射率、电阻率、介电常数、腐蚀）？ ?杂质在SiO2中的存在形式及其对SiO2性质的影响。 ?SiO2为什么可作为扩散掩蔽膜？IC工艺中为何要尽量避免Na污染？?SiO2扩散掩蔽层厚度的确定？计算题 制备SiO2的方法，其中热氧化可分为几种，说明各自的特点 ?热氧化经历的几个步骤。 ?氧化层厚度与时间关系。计算题 影响氧化速率的各种因素。何谓位阻现象？氧化过程中水汽的来源？氧化过程中加入氯可使二氧化硅性质得到哪些改善？ 热氧化过程中决定杂质再分布的因素有哪几方面？何为分凝现象、系数。热氧化过程中的杂质再分布的几种可能情况？再分布后硅表面杂质浓度与哪些因素有关？ ?在ULSI中，薄栅氧化层（<10nm）应满足哪些要求？如何制备高质量的薄栅氧化层 在SiO2内和Si- SiO2界面有哪些电荷，对器件的性能有何影响？改进方法。 ?氧化膜厚度的检测方法？ 第三章思考题 扩散工艺，扩散在集成电路制造中的应用 杂质在硅中的两种扩散机构，间隙式杂质，间隙式扩散、替位杂质，替位式扩散、为什么替位杂质比间隙杂质运动困难。菲克第一定律、表达式，决定扩散系数的基本量。扩散方程（菲克第二定律）表达式。
半导体设备和材料国产化机遇(上)
半导体设备和材料国产化机遇(上) 一、设备和材料是半导体产业的上游核心环节 集成电路占半导体总市场的八成,是半导体的主要构成部分。美国半导体产业协会(SIA) 最新发布的数据显示,2015年全球半导体市场规模为3,352亿美元,比2014年略减0.2%。半导体可以分为四类产品,分别是集成电路、光电子器件、分立器件和传感器。其中规模最大的是集成电路,达到2,753亿美元,占半导体市场的81%。由于半导体产品中大部分是集成电路,因此二者常常被混为一谈,在此特别说明二者的异同,以免混淆。 1、设备和材料在半导体产业链中位于上游,是半导体制造所需的工具和原料 经过50多年的发展,如今的半导体产业已经高度专业化。我们以集成电路(IC)产业为例来说明产业的分工。集成电路产业经过了几十年不断的发展与演变,在1970年代以前,由系统厂商(System)和IDM厂商主导,之后演变为IC设计、晶圆代工和封装测试为主导的垂直分工模式。随着IC产业规模的壮大,产业竞争加剧,分工模式进一步细化,从封装测试环节中分出测试,从IC设计环节分出了专门提供IP的厂商(如ARM)。 半导体设备和材料处于IC产业的上游,为IC产品的生产提供必要的工具和原料。当前IC 产业的商业模式可以简单描述为,IC设计公司根据下游客户(系统厂商)的需求设计芯片,然后交给晶圆代工厂进行制造,之后再由封装测试厂进行封装测试,最后将性能良好的IC产品出售给系统厂商。IC设计、晶圆制造、封装测试是IC产业的核心环节,除此之外,IC设计公司需要从IP/EDA公司购买相应的IP和EDA工具,而IC制造和封装测试公司需要从设备和材料供应商购买相应的半导体设备和材料化学品。因此, 在核心环节之外,集成电路产业链中还需IP/EDA、半导体设备、材料化学品等上游供应商。 2、半导体生产工艺复杂,对半导体设备和材料的要求极高 集成电路产业按照摩尔定律持续发展,制程节点不断缩小,今年将量产10纳米。摩尔定律是由英特尔(Intel)创始人之一戈登?摩尔(Gordon Moore)于1965年提出来的。其内容为:当价格不变时,集成电路上可容纳的元器件的数目,约每隔18-24个月便会增加一倍,性能也将提升一倍。几十年来,集成电路产业沿着摩尔定律发展,1971年集成电路的制程节点是10微米(百分之一毫米),今年台积电将开始量产10纳米(十万分之一毫米),技术节点缩小 到千分之一,意味着晶体管面积缩小百万分之一。 82平方毫米的集成电路产品中有超过十亿颗晶体管,制造工艺极其复杂。英特尔在2015年CES展会上发布的第五代酷睿处理器系列,采用14nm 3D三栅极晶体管技术打造,U系列核心面积相比采用 22nm 3D三栅极集体管技术的第四代酷睿U系列处理器缩小了37%,但所集成的晶体管数量提升了35%,达到13亿个!这使得第五代酷睿处理器与同级别第四
半导体技术-半导体制程
半导体制程 一、洁净室 一般的机械加工是不需要洁净室(clean room)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。 为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class 10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。 为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1．内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2．为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。 3．所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4．所有建材均以不易产生静电吸附的材质为主。 5．所有人事物进出，都必须经过空气吹浴 (air shower) 的程序，将表面粉尘先行去除。 6．人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。) 当然，化妆是在禁绝之内，铅笔等也禁止使用。 7．除了空气外，水的使用也只能限用去离子水 (DI water, de-ionized water)。一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染MOS晶体管的载子信道（channel），影响半导体组件的工作特性。去离子水以电阻率 (resistivity) 来定义好坏，一般要求至17.5M?-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8．洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使用氮气 (98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔大笔的建造与维护费用! 二、晶圆制作 硅晶圆 (silicon wafer) 是一切集成电路芯片的制作母材。既然说到晶体，显然是经过纯炼与结晶的程序。目前晶体化的制程，大多是采用「柴可拉斯基」(Czycrasky) 拉晶法 (CZ法)。拉晶时，将特定晶向 (orientation) 的晶种 (seed)，浸入过饱和的纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒 (ingot)。晶棒的阻值如果太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 的再结晶 (re-crystallization)，将杂质逐出，提高纯度与阻值。辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序，得出表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度，与其外径有关) 三、半导体制程设备 半导体制程概分为三类：(1)薄膜成长 (2)微影罩幕 (3)蚀刻成型。设备也跟着分为四类：(a)高温炉管 (b)微影机台 (c)化学清洗蚀刻台 (d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程，而新近发展的第(d)项机台，则分别应用于制程(1)与(3)。
半导体全制程介绍
半导体全制程介绍 《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗 （Cleaning）之后，送到热炉管（Furnace）内，在含氧的 环境中，以加热氧化（Oxidation）的方式在晶圆的表面形 成一层厚约数百个的二氧化硅层，紧接着厚约1000到 2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。
默克：3D芯片是摩尔定律物理极限的最佳解答
默克：3D芯片是摩尔定律物理极限的最佳解答 随着半导体先进制程持续往5奈米、3奈米逼近的同时，摩尔定律也正逐渐走向物理极限。制程的微缩不只越来越困难，耗用的时间也越来越长，成本也越走越高。这使得半导体也必须从材料端与封装端来打破制程技术的限制，并达到技术上的突破。也由于台湾的半导体实力在全世界有目共睹，这使得默克决定在台湾高雄成立其亚洲地区集成电路材料应用研究与开发中心。 默克研发中心的重点领域，包括用于薄膜制程的CVD/ALD材料，和用 于后段封装连接和黏晶的导电胶。默克对此研发中心的投资超过280万欧元(约1亿新台币)，此研发中心同时与默克全球的研发部门全面整合，以协助台 湾本地和亚洲的客户开发集成电路先进制程。 目前默克在其亚洲区集成电路材料应用研发中心设有两个独立的实验室，一个致力于前段原子层沉积(ALD)和化学气相沉积(CVD)的材料与制程开发， 另一个则侧重于IC封装应用。ALD/CVD实验室旨在顺应新兴的半导体趋势，为本地及亚洲区半导体企业开发薄膜前驱物材料，并与客户协作共同解决下一代先进制程的相关挑战。 IC封装实验室将针对其烧结型导电(conductivesinteringpaste)材料与地区内的客户建立合作关系，协助客户实现封装制程中电子基板、组件和系统级封装(SiP)的电极连接和热管理效能。本产品具有无铅性能、界面电阻低、导热性高等特性，适用于先进IC应用制程技术材料，为半导体胶连接市场确立最佳 方案。这些独特的性能将进一步缩小IC封装的尺寸，提高效率并保护环境。 半导体封装实验室将为台湾地区和邻近的亚洲国家客户提供服务，包括东南亚、韩国、日本和中国大陆。 成立ALD/CVD材料研发实验室将促进默克与台湾半导体客户之间更紧
半导体简介
《晶柱成长制程》 硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。 长晶主要程序︰ 融化（MeltDown） 此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。 颈部成长（Neck Growth） 当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。 晶冠成长（Crown Growth） 长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。 晶体成长（Body Growth） 利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。 尾部成长（Tail Growth） 当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。
《晶柱切片后处理》 硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。 切片（Slicing） 长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。 圆边（Edge Polishing） 刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。 研磨（Lapping） 研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。 蚀刻（Etching） 晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。 去疵（Gettering） 利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的.. IC制程。 抛光（Polishing） 晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种
半导体制程简史
半导体制程简史 当线宽远高于10 微米时，纯净度还不像今天的器件生产中那样至关 紧要。旦随着器件变得越来越集成，超净间也变得越来越干净。今天，工厂 内是加压过滤空气，来去除哪怕那些可能留在芯片上并形成缺陷的最小的粒子。 半导体制造车间里的工人被要求着超净服来保护器件不被人类污染。 在利润增长的推动下，在1960 年代半导体器件生产遍及得克萨斯州和 加州乃至全世界，比如爱尔兰、以色列、日本、台湾、韩国、新加坡和中国， 且在今天已是一个全球商业。 半导体生产商的领袖大都在全世界拥有生产车间。英特尔，世界最大的 生产商，以及在美其他顶级生产商包括三星(韩国)、德州仪器(美国)、AMD(超 微半导体)(美国)、东芝(日本)、NEC 电子(日本)、意法半导体(欧洲)、英飞凌 (欧洲)、瑞萨(日本)、台积电(台湾，参见TSMC 网站)、索尼(日本)，以及恩智 浦半导体(欧洲)在欧洲和亚洲都有自己的设备。 在2006 年，在美国有大约5000 家半导体和电子零件生产商，营业额达1650 亿美元(摘自Barnes 报告《2006 美国工业和市场展望》)。 以下为各半导体工艺节点出现时间和主要代表产品 ITRS : International Technology Roadmap for Semiconductors(国际半导体技术蓝图) ITRS 是由欧洲、日本、韩国、台湾、美国五个主要的芯片制造地区发起 的。发起组织分别是European Semiconductor IndustryAssociation(ESIA，欧洲半导体工业协会)，the Japan Electronics and InformationTechnology Industries
半导体工艺原理复习资料
晶体生长技术（直拉法（CZ）、区熔法（FZ））。 半导体：常温下导电性能介于导体和绝缘体之间的材料，如二极管、计算机、移动电话等。导电性可受控制，范围可从绝缘体至导体之间的材料。 N型半导体（电子型半导体），自由电子浓度远大于空穴浓度的杂质半导体。硅晶体中掺入五价元素（如磷），自由电子为多子，空穴为少子，主要靠自由电子导电。自由电子主要由杂质原子提供，空穴由热激发形成。掺入的杂质越多，多子的浓度就越高，导电性能就越强。P型半导体（空穴型半导体）即空穴浓度远大于自由电子浓度的杂质半导体。硅晶体中掺入三价元素（如硼）。空穴为多子，自由电子为少子，主要靠空穴导电。空穴主要由杂质原子提供，自由电子由热激发形成。掺入的杂质越多，多子的浓度就越高，导电性能就越强。区熔法（FZ）特点：硅片含氧量低、纯度高、成本高、主要用于高功率IC。难生长大直径硅晶棒。低阻值硅晶棒、掺杂均匀度较差。 CZ法：成本低、可做大尺寸晶锭、材料可重复使用。 CZ工艺工程：籽晶熔接，引晶和缩颈，放肩，收尾。 影响因素：拉伸速率、旋转速率。 硅片制备步骤：机械加工，化学处理，表面抛光，质量测量 制备流程：整形处理，去掉两端，径向研磨。 硅片制作流程： 磨片和倒角（防止产生缺陷），刻蚀（去除沾污和损伤层）腐蚀液：HNO3+HF+醋酸，抛光（去除表面缺陷），清洗（去除残留沾污） 晶体缺陷：点缺陷（空位缺陷；间隙原子缺陷；Frenkel缺陷）；位错；层错。 杂质的作用：调节硅原子的能级，由于晶体结构的原因，固体中的全部原子的各能级形成了能带，硅通常可以分为三个能带，导带，禁带，价带。如果所有的自由电子都在价带上就是绝缘体；如果所有的自由电子都在导带上就是导体。半导体的自由电子平时在价带上，但受到一些激发的时候，如热、光照、电激发等，部分自由电子可以跑到导带上去，显示出导电的性质，所以称为半导体。 施主能级杂质能级要么距离导带很近（如磷），是提供电子的； 受主能级要么距离价带很近（如硼），是接受电子的。