Cadence布线情况查看

（软件版Cadence 16.6）

某一层布线情况查看

如图12所示我们打开brd文件后，右下角有一个Visibility对话框，我们关掉不关心层的右侧的对号，只保留我们想要查看的层的对号，这时显示的就是我们要看的层的布线情况，转动鼠标中间滚轮可以放大和缩小鼠标所在位置的布线情况，按键盘上下左右按键，可以对分别向相应位置移动电路板，具体细节不做过多说明。

图12

某一器件查找

查看某一具体芯片布线情况时我们要对某一器件的具体位置进行锁定，点击工具栏中Show Element如图13，然后关闭Find对话框中我们不关心的部分只保留Comps项，下边Find By Name中选择Comp(or Pin),下边空白框中输入要查找的器件名称（这里输入U1）如图14所示，然后回车或者点击more就能找到器件U1如图15所示。

图13

图14

图15

CAD几何结构显示与关闭

在核对PCB布线情况的时候很多时候要查看布线情况是否符合咱们以前画的CAD文档物理尺寸结构，在option对话框中，Active Class and Subclass下拉菜单中我们选择Board Geometry选项，Board Geometry下边的下拉菜单选择之前的CAD文件（咱们这里是0617），左边框中的颜色如果和CAD文件颜色相同则显示CAD几何结构，如果左边方框为黑色则不显示CAD几何结构。图16就

是显示物理结构的情况。

图16

器件标号显示与关闭

Active Class and Subclass下拉菜单中我们选择Ref Des选项，Ref Des选项下边的下拉菜单选择Silk screen_TOP，左边方框中为黑色或白色表示器件标号显

示或者不显示。图17就是显示器件标号的情况。

图17

allegro布线的注意事项

A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。 B. 单板左下角的第一个焊盘。板框四周倒圆角，倒角半径3.5mm。特殊情况参考结构设计要求。 B. 布局 1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。按工艺设计规范的要求进行尺寸标注。 2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。 3. 综合考虑PCB性能和加工的效率选择加工流程。加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。 4. 布局操作的基本原则 A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局． B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件． C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分． D. 相同结构电路部分，尽可能采用“对称式”标准布局； E. 按照均匀分布、重心平衡、版面美观的标准优化布局； F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。 G. 如有特殊布局要求，应双方沟通后确定。 5. 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。 6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。 7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。 8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。 9. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。

OrCAD Capture CIS Cadence原理图绘制

OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................

智能楼宇之综合布线常见问题及测试方法

智能楼宇之综合布线常见问题及测试方法综合布线系统PDS(PremiseaDistributionSystem)在现代建筑中被广泛应用，是在计算机技术和通信技术发展的基础上进一步适应社会信息化和经济全球化的需求，是办公自动化、商业网络化、营销电子化进一步发展的结果，是建筑技术与信息技术相结合的产物。华迪教育认为，综合布线系统常被划分为“一间、二区、三系统”。即设备间、工作区、管理区、水平布线子系统、干线子系统和建筑群干线子系统。附图为综合布线系统示意图。综合布线技术在国内已为广大IT业界人士所接受，在实际的布线施工、测试验收过程中，由于各布线工程集成商的工程组织能力、工程实施能力和工程管理能力的差异，综合布线工程质量各不相同。1997年下半年邮电部通信产品质监中心对综合布线工程进行验收测试，有一半的工程存在质量问题，综合布线市场中存在许多急待解决的问题。电缆认证测试的标准现今所有的网络都定义了支持五类双绞线，用户需要确定所用电缆系统是否满足五类双绞线的规范，为了满足用户需求，EIA(美国电子工业协会)制定了EIA586和TSB一67标准，它用于已安装好的双绞线连接网络，提供一个“认证”双绞线是否达到五类线要求的标准。TIA568标准定义了UTP(非屏蔽双绞线)布线中的电缆与连接硬件的规范，没有对现场安装的五类双绞线(UTP5或STP5)做出规定；TSB一67标准包含了验证TIA568标准定义的所有规范，对UTP链路测试作了进一步的规范，它是TIA568A标准的一个附本，适用于现场安装的五类双绞线的认证标准。 TSB一67测试的主要内容：①接线图(Wire Map)：确认链路线缆的线对正确性，防止产生串扰。②链路长度：对每一条链路长度记录在管理系统中，长度超过指标，则信号损耗较大。③衰减：它与线缆长度和传输信号的频率有关。随着长度增加，信号衰减也随之增加，衰减随频率变化而变化，所以应测量应用范围内全部频率的衰减。④近端串扰：是测量一条UTP链路中从一对线到另一对线的信号耦合，是对线缆性能评估的最主要的指标，是传送与接收同时进行时产生干扰的信号。⑤直流环路电阻它是一对电线电阻之和，IS011801规定不得大于19．2Ω。 ⑥特性阻抗：包括电阻及频率1～100MHz间的感抗和容抗，它与一对电线之间的距离及绝缘体的电气特性有关。电缆测试一般可分为两个部分电缆的验证测试和电缆的认证测试。电缆的验证测试是测试电缆的基本安装情况，电缆的断路、短路、长度以及双绞线的接头连接是否正确等一般测试。验证测试并不测试电缆的电气指标。认证测试，是指电缆除了正确的连接以外，还要满足有关的标准，即安装好电缆的电气参数是否达到有关规定所要求的指标。它包括了验证测试的全部内容及标准测试电缆的指标如

Allegro器件封装设计

PCB零件封装的创建孙海峰零件封装是安装半导体集成电路芯片的外壳，主要起到安装、固定、密封、保护芯片和增强电热性能的作用，它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展，集成电路封装技术也越来越先进，使得芯片内部电路越来越复杂的情况下，芯片性能不但没受影响，反而越来越强。在Cadence软件中，设计者要将绘制好的原理图正确完整的导入PCB Editor 中，并对电路板进行布局布线，就必须首先确定原理图中每个元件符号都有相应的零件封装（PCB Footprint）。虽然软件自带强大的元件及封装库，但对于设计者而言，往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。一、进入封装编辑器要创建和编辑零件封装，先要进入Allegro Package封装编辑器界面，步骤如下： 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令，弹出产品选择对话框，如下图，点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中，执行File/New将弹出New Drawing对话框如下图，该对话框中，在Drawing Name中填入新建设计名称，并可点击后面Browse 改变设计存储路径；在Template栏中可选择所需设计模板；在Drawing Type 栏中，选择设计的类型。这里可以用以设计电路板（Board）、创建模型（Module），还可以用以创建以下各类封装：（1）封装符号（Package Symbol）一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol；（2）机械符号（Mechanical Symbol）由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建

orcad使用中常见问题

1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy 后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT）阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET 建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN 的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件.

Cadence原理图绘制流程

第一章设计流程传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。细化并调整以上原理图设计阶段的流程，并结合我们的实际情况，原理图设计阶段应该包括如下几个过程： 1、阅读相关资料和器件手册在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、选择器件并开始建库在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、确认器件资料并完成详细设计框图为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、编写相关文档这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、完成EPLD 内部逻辑设计，并充分考虑可扩展性。

在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。

综合布线及布管

综合布线及布管、槽等施工规范一、管道材料选择和施工要求 1、水平子系统水平子系统的走线管道由两部分构成：一部分是每层楼内放置水平传输介质的总线槽，另一部分是将传输介质引向各房间信息接口的分线管或线槽。从总线槽到分线槽或线管需要有过渡连接。总线槽要求宽度与高度的比例为3:1，在线槽中放置的双绞线应不超过三层。在线槽中放置的双绞线密度过大会影响底层双绞线的传输性能。水平线槽一般有多处转弯，在转弯处应留有足够大的空间以保证双绞线有充分的弯曲半径。根据EIA/TIA569标准，超五类4对非屏蔽双绞线的弯曲半径应不小于线径的8倍。最新的标准认为，弯曲半径大于线径的4倍已可以满足传输要求了。但有一点是重要的，即保持足够大的弯曲半径可以保证系统的传输性能。在水平线槽的转弯处，应有垫衬以减小拉线时的摩擦力。水平子系统线槽或线管应采用镀锌铁槽或铁管。双绞线和光纤对安装有不同的要求，双绞线垂直放置于竖井之内，由于自身的重量牵拉，日久之后会使双绞线的绞合发生一定程度的改变，这种改变对传输语音的三类线来说影响不是太大，但对需要传输高速数据的超五类线，这个问题是不能被忽略的，因此设计垂直竖井内的线槽时应仔细考虑双绞线的固定。双绞线的固定时的力的大小是应该受到重视的一种技巧，如果扎线太紧可能会降低NEXT值，从而影响线缆的传输性能。缆线的敷设和保护方式检验缆线一般应按下列要求敷设：缆线的型式、规格应与设计规定相符。缆线的布放应自然平直，不得产生扭绞、打圈接头等现象，不应受外力的挤压和损伤。缆线两端应贴有标签，应标明编号，标签书写应清晰，端正和正确。标签应选用不易损坏的材料。缆线终接后，应有余量。交接间、设备间对绞电缆预留长度宜为0.5~1.0m，工作区为10~30mm；光缆布放宜盘留，预留长度宜为3~5m，有特殊要求的应按设计要求预留长度。缆线的弯曲半径应符合下列规定：

Allegro元件封装(焊盘)制作方法总结

Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号：大中小 https://www.360docs.net/doc/8b15808689.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种： 1. Regular Pad，规则焊盘（正片中）。可以是：Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。 2. Thermal relief 热风焊盘（正负片中都可能存在）。可以是： Null（没有）、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状（可以是任意形状）。 3. Anti pad 抗电边距（负片中使用），用于防止管脚与其他的网络相连。可以是：Null（没有）、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。 2、SOLDERMASK：阻焊层，使铜箔裸露而可以镀涂。 3、PASTEMASK：胶贴或钢网。 4、FILMMASK：预留层，用于添加用户需要添加的相应信息，根据需要使用。表贴元件的封装焊盘，需要设置的层面及尺寸： Regular Pad：具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S

Cadence布局布线常见问题详解

字体大小: 小中大作者：来源：日期：2007-02-09 点击：2132 1．怎样建立自己的元件库？建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义：Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。 2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？建立好一个元件库时，首先要先保存，保存尽量选择save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。 3．如何建part库，怎么改变symbol中pin脚的位置？在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： package中： a，Name : pin’s logical name不能重复 b， pin : pin的标号，原理图中backannotate后相应的标号 c， pin type: pin脚的类型（input，output等，暂可忽略） d， active：pin的触发类型high(高电平)，low（低电平） e， nc：填入空脚的标号 f，total：此类型的所有pin脚数 g，以下暂略 symbol中： a， logical name：对应package中的name b， type：对应package中的type c， position：pin脚在器件中位置（left , right , top , bottom） d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中的gnd1和gnd2都可设为gnd） e， active：对应package中的active 修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改： a， package中相应pin的标号和name

cadence元件封装总结

Cadence 封装尺寸总结 1、表贴IC a ）焊盘表贴IC 的焊盘取决于四个参数：脚趾长度W ，脚趾宽度Z ，脚趾指尖与芯片中心的距离D ，引脚间距P ，如下图：焊盘尺寸及位置计算：X=W+48 S=D+24 Y=P/2+1，当P<=26mil 时 Y=Z+8，当P>26mil 时 b ）silkscreen 丝印框与引脚内边间距>=10mil ，线宽6mil ，矩形即可。对于sop 等两侧引脚的封装，长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP 和BGA 封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c ）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil 即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil 。 d ）assembly 该区域可比silkscreen 小10mil ，线宽不用设置，矩形即可。对于外形不规则的器件，assembly 指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS ：对于比较确定的封装类型，可应用LP Wizard 来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据，对于后两个数据，可以采纳，也可以不采纳。

2、通孔IC a）焊盘对于通孔元件，需要设置常规焊盘，热焊盘，阻焊盘，最好把begin层，internal层，bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片，也可能被作为内层使用。通孔直径：比针脚直径大8-20mil，通常可取10mil。常规焊盘直径：一般要求常规焊盘宽度不得小于10mil，通常可取比通孔直径大20mil （此时常规焊盘的大小正好和花焊盘的内径相同）。这个数值可变，通孔大则大些，比如+20mil，通孔小则小些，比如+12mil。花焊盘直径：花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil （如果常规焊盘取比通孔大20mil，则花焊盘外径比花焊盘内径大20mil）。这两个数值也是可以变化的，依据通孔大小灵活选择，通孔小时可取+10-12mil。阻焊盘直径：一般比常规焊盘大20mil，即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。对于插件IC，第一引脚的TOP（begin）焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件分立元件一般包括电阻、电容、电感、二极管、三极管等。对于贴片分立元件，封装规则如下： a）焊盘表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

ALLEGRO常见问题大全

ALLEGRO常见问题大全 Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了 A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。 Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线 A: ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC 一、群组布线;群组布线包括总线布线和一次布多外Trance. 1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace” Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮） 5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围 Class: manufacture — Subclass: photoplot outline 6. 光绘设置详解https://www.360docs.net/doc/8b15808689.html,/bbs/viewthread.php?tid=28&page=1 ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用. 2.dimension datum ：对于较复杂的板子可以采用。先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。 Manufacture------dimension/draft -----dimension linear / dimension datum 2. 表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。产生这种原因的解决办法：一。一个一个修改Boundary 二。直接操作：在Add Shape 后，shape ---parameters 里，Create pin Voids 选中IN line

Cadence 原理图库设计

Cadence原理图库设计一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。二.定义逻辑管脚在打开或新建的Project Manager中，如图示，打开Part Developer。然后出现如下画面，点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。

点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位总线管脚。点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)

综合布线工程常见问题与解决方法

前言：综合布线工程一些常见问题及解决方法，本文出现的问题大家一般都会遇到，仔细看看吧！正文：一、常见问题 1.1设计方面的问题智能化建筑弱电综合布线方案在设计过程中，所暴露出的问题主要有以下几点。其一，弱电设计和土建设计的尺寸没有实现统一，影响了消防监控室安装位置的科学性，致使弱电设备的安装、维护距离不符合国家相关规定，后期还需要按规定进行改进，增加了二次施工的费用。其二，弱电设备布线方案在设计过程中，平面图与信息图中传递的信息没有维持一直，导致电视系统、电话系统弱电系统的信息点、传感点、用户面板等指标的数量上存在差异。其三，在智能建筑弱电综合布线设计过程中，设计人员遗漏了个别控制、信号的连接点。例如，基于设计人员的失误，建筑的保安监控系统与机电设备之间的连接点没有设置，如果该连接点遗漏，在保安系统的使用过程中，就会出现远程无法启动、远程监测无法进行、远程数据无法及时传输等相关问题，使得小区保安监控系统的实际功能大打折扣。 1.2材料设备方面的问题 (1)采购人员在采购材料和设备时，没有查看产品的合格证和出厂证明，购买了质量不合格的材料;

(2)批量采购材料时，没有进行采购材料测试，材料的质量不合格; (3)进口材料没有查看合格证明和复试证明; (4)材料、设备的上市证明确实; (5)材料的投放、保养、储存没有按照相应的规定执行; (6)在施工过程中，所使用的材料、设备十分落后; (7)施工过程中所使用的设备、结构组网没有达标; (8)个别设备的检验结果不合格，个别组网测试结果不合格。 1.3各个子系统之间的接口问题智能建筑弱电设备之间存在着受控设备与控制器之间的接口问题。但是在实际的工程实施过程中，接口问题也是很难解决的问题。主要存在各个承包商之间相互推脱责任、接口技术不成熟、缺乏统一质量要求标准等突出问题。如果接口处不能妥善处理，最直接的影响就是接口不良，影响信息传递和信号输出。二、解决方法 2.1设计审查为了确保只能建筑弱电综合布线工程的施工质量，必须提高弱电综合布线工程的设计方案的科学性。方案设计人员应该以建筑的实际情况为基础，选择合理的设计方案。一般而言，在电话系统、计算机网络系统进行布线操作时，应该认识到电话系统、计算机网络系统的发展性和不稳定性，应该为后续的管理和维护工作提供便利，尽量选择统一操作标准，统一线缆、统一插接头模板，优先考虑结构化综合布线操作方法。而保安监视系统、广播系统、有线电视系统、火灾自动报警系统等其他弱电系统，可沿用传统的布线操作方法。设计方案完成后，工程监理人员应该以国家相关标准为核查依据，对弱电综合布线工程进行核查。监

ALLEGRO元件封装制作

1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。先创建焊盘，再创建封装一、先制作焊盘制作焊盘软件路径：candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。当前层

Null:空； Circle:圆形； Square: 正方形； Oblong:椭圆形； Rectangle:长方形； Octagon: 八边形； Shape:形状；封装制作完成后，选择路径，命名后进行保存Rect_x1_15y1_45 二、制作封装操作步骤：打开Allegro 软件（allegro PCB design GXL ） file(new) OK 进入零件封装编辑界面。设置图纸的尺寸（元件尺寸太小，所以图纸的尺寸也要设置小）单位：毫米 X \Y:坐标原点绝对坐标设置精度： 4 封装类型线（机械）设置栅格点设置，setup--Grid

第20讲一、正式绘制元件封装操作步骤： layout Pins 如果要把焊盘放在原点（0，0），选择好焊盘后，在命令（command ）行输入x 0 0 ,然后回车，这样焊盘就自动跳到坐标原点（0,0）上啦。二、盘放置好后，绘制零件的框。步骤如下： Add Line 输入坐标的方式输入，用命令（command ）输入如下图表示具有电气连接的焊盘表示没有电气连接的焊盘或引脚选择路径，找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量； Spacing:两个焊盘中心点之间的距离； Order:排列方向旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好单独显示这一层的效果

Allegro89个常见问题集锦

1. 更新封装答：封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。注意勾选update symbol padstacks Ignore FIXED property。 2. 如何批量放置VIA？答：比方在TOP层铺了一片铜到地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影响美观Copy Find勾選Via Option填寫數量，間距。。。 3. Allegro中查看过孔属性及批量替换过孔方法: 答：依次单击Tools--Padstack--Modify Design Padstack，然后单击选中某过孔或焊盘，再在右边的Option栏中点Edit按钮即可查看和修改。依次单击Tools--Padstack--Replace，然后分别在Old 栏跟New栏中填入你想替换的焊盘，按Replace即可。 4. Allegro快捷键设置空格旋转器件答：funckey ' ' iangle 90 #以90度旋转选中的物体 funckey ~R iangle 45 #以45度旋转选中的物体空格键90度旋转， Ctrl+R 45度旋转 5. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 6. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。 7. 如何更改Highlight高亮默认颜色？答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。 8. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer即可。 9. 快速切换层快捷键答：可以按数字区里的“-”或“+”来换层。 10. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad 中变会选中该元件。

于博士Cadence视频教程原理图设计pdf

Cadence SPB 15.7 快速入门视频教程的SPB 16.2版本第01讲 - 第15讲：OrCAD Capture CIS原理图创建第16讲 - 第26讲：Cadence Allegro PCB创建封装第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局第37讲 - 第46讲：Cadence Allegro PCB设置布线规则第47讲 - 第56讲：Cadence Allegro PCB布线第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件第1讲课程介绍，学习方法，了解CADENCE软件 1．要开发的工程本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容

3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表

5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图：里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图

综合布线常见问题

综合布线常见问题育龙网核心提示：结构化布线系统采用模块化设计和分层星型拓扑结构，它能适应任何大楼或建筑群的布线系统，其代表产品是建筑和建筑物综合布线系统（P 结构化布线系统采用模块化设计和分层星型拓扑结构，它能适应任何大楼或建筑群的布线系统，其代表产品是建筑和建筑物综合布线系统（PDS）。PDS与IBS（智能大楼布线系统）和 IDS（工业布线系统）的差别是PDS以商务环境和办公自动化环境为主。综合布线在国内许多大的建筑中采用，甚至成为一些建筑的宣传重点，很多建筑宣传的“3A”、“5A”大厦，其根本便是离不开PDS布线系统。但号称PDS的建筑很多，做PDS的公司和工程技术人员也很多，可是真正做得好的并不多。据有关统计，已建成的PDS系统的合格率不超过50％，它们或多或少地存在不同质量问题，有的甚至质量低下，影响使用。下面就一些常见问题进行介绍。一、PDS布线构成 ----PDS由以下各子系统组成: ----1工作区子系统 ----工作区子系统由线缆、跳线和适配器组成。业主可将电话、计算机、烟感器等设备连接到信息插座上，信息插座由符合ISDN 标准的八芯模块化插头组成，它可以完成从建筑自控系统的弱电信号到高速数据网和数字话音信号等一切复杂信息的传送。 ----2水平子系统 ----连接工作区和干线电路的这一部分称为水平子系统。一般这部分仅使用双绞线，目的在于避免由于使用多种线缆类型而造成灵活性降低和管理上的困难。 ----3管理子系统 ----管理子系统设置在楼层配线间内。由交连、互连和I/O设备组成的管理子系统为连接其他子系统提供连接手段。 ----4主干子系统 ----它提供建筑物中最重要的铜线或光纤线路。一般它提供位于不同楼层的设备间和布线框间的多条连接路径，也可连接单层楼的大片地区。 ----5设备间子系统----它在一个集中化的设备区连接系统公共设备，如 PBX（程控交换机）、局域网、主机等。 ----6建筑群子系统 ----建筑群子系统将一栋建筑的线缆延伸到建筑群内的其他建筑物的通信设备和设施。它包括铜线、光纤，以及避免其他建筑的铜线漏电的保护设备。----PDS布线系统总体结构如图所示。二、工程中常见的问题 ----1跟着感觉走 ----有的单位没有真正掌握PDS的设计原理，更没有吃透它的传输理论，简单地认为PDS同传统的电话布线没有什么区别，施工起来更是马马虎虎，不管系统建成后性能如何，给日后埋下了巨大隐患。 ----做PDS必须严把设计关，要明确综合布线的内容和要求，要进行统一布局，用尽量少的投入换取较大的收入。PDS是一项技术含量较高的工作，有时甚至可以称之为一门艺术，必须通过认真的学习、大胆的实践才能使PDS系统发挥出应有的作用。 ----2不要用经验代替学习 ----有很多技术人员做PDS

cadence封装学习笔记(含实例)

Cadence封装制作实例这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数；根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则：设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40

=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件新建好文件后，设置相关参数：