加法器电路设计实验报告
加法器电路设计实验报告
【加法器电路设计实验报告】
一、实验目的
本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理
加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，
同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤
1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析
经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出
它们的和，并正确显示进位信息。通过对电路输出结果与理论计算值的对比，验证了该加法器电路设计的正确性和有效性。
五、实验总结
本次实验不仅加深了我们对数字逻辑电路尤其是加法器工作原理的理解，也锻炼了我们的动手能力和实践操作技巧。通过逐层递进的设计思路，使我们更深刻地认识到组合逻辑电路设计的灵活性和实用性。在未来的学习和工作中，这种理论结合实践的方式将有助于我们在复杂电路系统设计中更加游刃有余。同时，此次实验也启示我们在设计任何电子系统时，都应遵循严谨的逻辑推理，确保系统的稳定可靠运行。
4位全加器实验报告
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
16位超前进位加法器实验报告
实验名称：十六位超前进位加法器 一、实验目的 设计、验证并优化16位超前进位加法器的逻辑功能。 二、实验原理 1、1位全加器原理 全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数： 求和输出信号= A ⊕B ⊕C 进位信号= AB + AC + BC 实现这两个函数的门级电路如下图。并不是单独实现这两个函数，而是用进位信号来产生求和输出信号。这样可以减少电路的复杂度，因此节省了芯片面积。 上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n 位的二进制数作为输入，在输出端产生二进制和。最简单的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟。因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时，最终选择的电路是十六位超前加法器。 2、超前进位加法器原理 超前进位加法器的结构如下图。超前进位加法器的每一位由一个改进型全加器产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，产生的等式为：
改进的全加器的进位输出可由一个进位信号和一个进位传输信号计算得出，因此进位信号可改写为： 式中可以看出，当gi = 1(Ai = Bi = 1)时，产生进位；当pi = 1(Ai =1或Bi = 1)时，传输进位输入，这两种情况都使得进位输出是1。近似可以得到i+2和i+3级的进位输出如下： 下图为一个四位超前进位加法器的结构图。信号经过pi和gi产生一级时延，经过计算C产生一级时延，则A，B输入一旦产生，首先经过两级时延算出第1轮进位值C’不过这个值是不正确的。C’再次送入加法器，进行第2轮2级时延的计算，算出第2轮进位值C，这一次是正确的进位值。这里的4个4位超前进位加法器仍是串行的，所以一次计算经过4级加法器，一级加法器有2级时延，因此1次计算一共经过8级时延，相比串行加法器里的16级时延，速度提高很多。 三、实验过程和结果 1、1位改进型全加器 （1）1位改进型全加器电路 将原始的一位全加器进行改进，使其产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，得到如下电路图。
模电加法器仿真实验报告
1、学习加法器的设计方法。 2、掌握加法器的调试方法。 3、熟练焊接技术。 二、实验仪器 信号源，示波器，直流稳压源，交流毫伏表，万用表，电路板。 三、试验器件 编号名称型号数量 R1、R2、R3、R4、R7 电阻10K 5 R5、R6、Rf1、Rf2 电阻20K 4 T1、T2 集成运放HA17741 2 四、实验原理 集成运算放大器是提高电压增益的直流放大器。在它的输入端和输出端之间加上不同的反馈网络，就可以实现各种不同的电路功能。可实现放大功能及加、减、微分、积分等模拟信号运算功能。 本实验着重以输入和输出之间施加线性负反馈网络后所具有的功能运算的研究。理性运放在线性运用时具有以下重要特性： 1、理想运放的同向和反向输入端电流近似为零，即I+≈0，I-≈0。 2、理想运放在线性放大区时，两端输入电压近似相等，即：U+≈U-。 加法器 根据信号输入端的不同有同相加法器和反向加法器两种形式。 原理如图所示： 图1 同相加法器图2 反相加法器 图2的反向加法器，运放的输入端一端接地，另一端由于理想运放的“虚地”特性，使得加在此输入端的多路输入电压可以彼此独立地通过自身输入回路电阻
转换为电流，精确地进行代数相加运算，实现加法功能。 同相加法器的输出电压为 Uo=（1+Rf/R1）Rp(Ui1/R2+Ui2/R3) 式中，Rp=R2//R3。因此Rp与每个回路电阻均有关，要求满足一定的比例关系，调节不便。 反相加法器的输出电压为 Uo=-【（Rf/R1）Ui1+（Rf/R1）Ui2)】, 当R1=R2=Rf时，Uo=-(Ui1+Ui2)。 五、实验电路图 Uo1=-Rf1(Ui1/R1+Ui2/R2) Uo =(-Rf2/R4)Uo1 = (Rf2 Rf1/R4 R1)Ui1+(Rf2 Rf1/R4 R2)Ui2 六、实验内容及步骤 1、实验内容 用两个HA17741运算放大器，10K,20K,100K电阻设计一个加法器。工作电压为+12V、-12V。 设计出的加法器电路如上图所示。 运算关系式为： Uo1=-Rf1(Ui1/R1+Ui2/R2) Uo =(-Rf2/R4)Uo1=(Rf2 Rf1/R4 R1)Ui1+(Rf2 Rf1/R4 R2)Ui2 将参数R1=R2=R3=R4=R7=10K,R5=R6=Rf1=Rf2=20K带入得： Uo=2（Ui1+Ui2） 分别输入交流和交流信号、交流和直流信号、直流和直流信号，验证输出和输入是否满足Uo=2（Ui1+Ui2）
加法器实验报告
加法器实验报告 加法器实验报告 概述： 本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。 1. 实验背景 加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。 2. 实验目的 本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。具体要求如下： - 设计并搭建一个4位二进制加法器电路； - 对电路进行测试，验证其加法运算的正确性； - 分析电路的性能和优化空间。 3. 实验原理 加法器是通过逻辑门电路实现的。在本次实验中，我们将使用全加器电路来实现4位二进制加法器。全加器是一种能够实现两个二进制位相加并考虑进位的电路。通过将多个全加器连接起来，可以实现更高位数的二进制加法器。 4. 实验步骤
4.1 设计加法器电路的逻辑功能 首先，我们需要确定加法器电路的逻辑功能。在这个实验中，我们需要实现两 个4位二进制数的相加运算，并输出结果。具体的逻辑功能可以通过真值表或 逻辑表达式来描述。 4.2 搭建电路 根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。通过将多个全加器连接 起来，可以实现更高位数的二进制加法器。 4.3 进行电路测试 在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。可 以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。5. 实验结果与分析 通过对加法器电路的测试，我们可以得到加法器的输出结果。通过比较输出结 果与预期结果，可以验证加法器的正确性。同时，我们还可以分析电路的性能 和优化空间，例如进一步提高加法器的速度和减少功耗等。 结论： 通过本次实验，我们成功设计并实现了一个4位二进制加法器电路，并验证了 其加法运算的正确性和可行性。加法器作为计算机中最基本的算术运算器之一，在数字逻辑电路中具有重要的应用价值。通过对加法器电路的设计和实现，我 们深入理解了加法器的原理和工作方式，并为进一步学习和应用数字电路打下 了基础。
FPGA四位加法器实验报告
题目：含异步清0和同步使能的4位加法计数器 一. 实验目的. 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。 二.实验原理. 如图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器， 4位锁存器； rst是异步清0信号，高电平有效； clk是锁存信号； D[3..0]是4位数据输入端。 ENA是使能信号，当ENA为'1' 时， 多路选择器将加1器的 输出值加载于锁存器的数据端； 当ENA为'0'时将"0000"加载于 锁存器。 三.实验内容. 设计一个含异步清0和同步使 能的4位加法计数器；实现对输 入时钟（clk）的计数。 任务分析：在RST=1，ENA=1时，系统对输入时钟进行计数，所计数值输出至OUTY(3 DOWNTO 0)，当计数满15时，产生一个进位，输出至COUT，同时OUTY溢出归零；如果RST=1,ENA=0时，保持原来的计数值不变。如果RST=0,置输出信号为0； 1）异步复位，则输入信号有复位信号RST 2）同步使能, 则输入信号有使能信号ENA 3）要求同步的时序，则输入信号有时钟CLK 在QuartusII上对下列程序进行编辑、编译、综合、适配、仿真。 module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output[3:0] OUTY; output COUT; reg[3:0] OUTY; reg COUT; wire CLK_1; wire RST_1; wire ENA_1; assign CLK_1 = CLK; assign RST_1 = RST; assign ENA_1 = ENA; always@(posedge CLK or negedge RST) begin if(!RST)
四位加法器实验报告
四位加法器实验报告 四位加法器实验报告 引言： 在现代科技高速发展的时代，计算机已经成为人们生活中不可或缺的一部分。而计算机的核心部件之一就是加法器。加法器是计算机中用于实现加法运算的电子电路，其功能是将两个二进制数相加并输出结果。本实验旨在通过搭建四位加法器电路，深入了解加法器的工作原理和实现方式。 一、实验目的 通过本实验，我们的目的是掌握四位加法器的原理和工作方式，了解二进制数的加法运算规则，并通过实际搭建电路进行验证。 二、实验材料 1. 电路板 2. 电子元件：电阻、电容、晶体管等 3. 电源线、导线 4. 示波器、万用表等实验仪器 三、实验步骤 1. 搭建四位加法器电路 根据实验原理，我们需要使用多个晶体管、电阻和电容等元件来搭建四位加法器电路。首先，将电路板连接好电源线和导线，并按照电路图的要求依次连接各个元件。确保连接正确无误后，进行下一步操作。 2. 进行加法运算 在搭建好四位加法器电路后，我们可以通过输入两个二进制数并观察输出结果
来进行加法运算。将需要相加的两个二进制数输入到电路中，然后观察输出端 的显示结果。通过比对输入和输出的二进制数，可以验证加法器电路的正确性。 3. 测试电路的稳定性和可靠性 在进行加法运算的过程中，我们还需要测试电路的稳定性和可靠性。通过不断 输入不同的二进制数并观察输出结果，可以检验电路在不同情况下的工作状况。同时，还可以通过示波器等实验仪器对电路的波形进行观察和分析，进一步验 证电路的性能。 四、实验结果与分析 通过实验，我们成功地搭建了四位加法器电路，并进行了加法运算测试。实验 结果显示，电路能够正确地将输入的二进制数相加，并输出相应的结果。同时，在测试电路的稳定性和可靠性时，电路表现出了较好的工作状态，波形稳定且 无明显干扰。 五、实验总结 通过本次实验，我们深入了解了四位加法器的工作原理和实现方式，并通过实 际搭建电路进行了验证。实验结果表明，四位加法器电路能够准确地进行二进 制数的加法运算，并具备较好的稳定性和可靠性。这对于我们进一步理解计算 机的基本原理和加法运算规则具有重要意义。 六、实验心得 通过参与这次实验，我对计算机中的加法器有了更深入的了解。通过亲自搭建 电路并进行加法运算测试，我对加法器的原理和工作方式有了更清晰的认识。 同时，实验过程中我也学会了如何使用示波器等实验仪器进行波形观察和分析，提高了实验技能。
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
实验二 加法器的设计与仿真实验报告
实验二加法器的设计与仿真 一、实验目的： 实现加法器的设计与仿真。 二、实验内容 1．用逻辑图和VHDL语言设计全加器； 2．利用设计的全加器组成串行加法器； 3．用逻辑图和VHDL语言设计并行加法器。 三、实验步骤。 （一）、全加器、串行加法器和并行加法器的逻辑图。 1.全加器：
2.串行加法器： 3．74283：4位先行进位全加器逻辑框图： 逻辑图：
（二）、全加器、串行加法器和并行加法器的VHDL。 1.全加器： LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY work; ENTITY quanjiaqi IS PORT ( X : IN STD_LOGIC; Y : IN STD_LOGIC; CIN : IN STD_LOGIC; S : OUT STD_LOGIC; COUT : OUT STD_LOGIC ); END quanjiaqi; ARCHITECTURE bdf_type OF quanjiaqi IS SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC; BEGIN SYNTHESIZED_WIRE_2 <= Y AND X; SYNTHESIZED_WIRE_1 <= CIN AND Y; SYNTHESIZED_WIRE_3 <= CIN AND X; SYNTHESIZED_WIRE_0 <= X XOR Y; S <= SYNTHESIZED_WIRE_0 XOR CIN; COUT <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2 OR SYNTHESIZED_WIRE_3; END bdf_type;
四位加法器实验报告
四位加法器实验报告 1.实验目的： 掌握组合逻辑电路的基本分析与设计方法； 理解半加器和全加器的工作原理并掌握利用全加器构成不同字长加法器的各种方法； 学习元件例化的方式进行硬件电路设计； 学会利用软件仿真实现对数字电路的逻辑功能进行验证和分析。 2.实验仪器： 数字逻辑实验箱 3.实验内容： A. 设计实现逐次进位加法器，进行软件仿真并在实验平台上测试。 B. 设计实现超前进位加法器，进行软件仿真并在实验平台上测试。
C.使用VHDL自带加法运算实现一个4位全加器。 4.实验代码: A. 逐次进位加法器： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FDFA is#定义串行加法器总体接口port( A,B:in std_logic_vector(3 downto 0); Ci:in std_logic; S:out std_logic_vector(3 downto 0); Co:out std_logic); end entity; architecture struct of FDFA is component fadder is#基于一位全加器port( a,b,ci:in std_logic; s,co:out std_logic); end component fadder; signal c0,c1,c2:std_logic; begin U0:fadder port map(A(0),B(0),Ci,S(0),c0); U1:fadder port map(A(1),B(1),c0,S(1),c1); U2:fadder port map(A(2),B(2),c1,S(2),c2); U3:fadder port map(A(3),B(3),c2,S(3),Co); end architecture struct;
quarters加法器实验报告
加法器数字逻辑实验报告 一、实验目的 1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用VHDL语言设计一个加法器。 3．用VHDL语言设计串行加法器、并行加法器。 二、实验内容 1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法 （原理图设计、文本设计、波形设计） 2、用VHDL语言设计加法器、串行全加器、并行全加器，再利 用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能 是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理 1．全加器 用途：实现一位全加操作 逻辑图 真值表 X Y CIN S COUT
0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序 数据流描述： 波形图
2．四位串行加法器逻辑图 波形图
3．74283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产
生的进位输出，C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。 实验步骤： 1、建立工程project，并命名顶层文件为JFQ，按照实验箱上 FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K—— EPF10K20TI144_4” 2、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得 New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下：
8位二进制全加器设计实验报告
EDA技术 8位二进制全加器设计实验报告 班级： 学号： 姓名： 时间：2013-12-06
目录 方法一：自己写程序 (2) 一、设计原理 (2) 二、实验程序 (3) 程序1：半加器描述 (3) 程序2：一位二进制全加器设计顶层描述 (3) 程序3：D触发器描述 (4) 程序4：8位二进制加法器顶层描述 (4) 三、编译及仿真结果 (9) 方法二：使用LPM创立元件 (10) 一、打开MegaWizard Plug-In Manager (10) 二、按照提示，一步步完成全加器/全减器的创建 (10) 三、创建成功，生成CMP文件 (10) 四、调用CMP文件，例化元件，生成可以使用的元件。 (10) 实验总结： (12) 摘要 我在本实验中用顶层设计思想，用半加器、全加器、D触发器例化出八位全加器，完成了八路加法器、寄存器/锁存器的设计，上升沿触发，使用了6个数码管，分别用于显示输入A，输入B和输出，输出结果也用红灯进行了显示，溢出用绿灯表示。输入A用0~7号开关完成，输入B用10~17号开关完成，进位C 用8号开关完成。 实验要求 完成八路全加器的设计，十六进制输出，上升沿触发，低电平复位，输入输出用数码管显示，用红灯显示输出，绿灯显示溢出。 方法一：自己写程序 一、设计原理 先写一个半加器，然后用两个半加器例化出一个全加器，再用八个全加器例化出一个八位全加器。原理如图。
关于上升沿触发，使用D触发器和八位全加器进行例化，D触发器接同一个时钟。最终完成上升沿触发的八位全加器的设计。 二、实验程序 程序1：半加器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END ENTITY h_adder; ARCHITECTURE FH1 OF h_adder IS BEGIN SO <= NOT (A XOR (NOT B)); CO <= A AND B; END ARCHITECTURE FH1; 程序2：一位二进制全加器设计顶层描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE FD1 OF f_adder IS COMPONENT h_adder IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END COMPONENT; SIGNAL D, E, F : STD_LOGIC; 3
四位并行加法器实验报告
安徽大学计科院 《计算机组成原理》课程设计 实验设计报告 设计题目：四位并行加法器设计班级：08软件二班 小组成员：黄德宏（E20814116） 胡从建（E20814110）指导老师：周勇 完成日期：2011-3-15
一．任务概述 1.1设计题目概述： 四位并行加法器采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的。它不需要依靠低位进位来到后在进行高位进位，而是根据各位输入同时产生进位，改变了进位逐位传送的方式，明显提高了加法器的工作速度。 1.2设计任务： 通过小组合作讨论，利用MuxPlus2软件设计画出四位并行加法器原理图，在实验箱上连线,实现4位二进制数相加并得到正确的结果. 1.3设计目的： ○1掌握MaxPlus2软件的使用方法,并以此为工具进行设计电路原理图. ○2了解加法器的工作原理，掌握超前进位产生电路的设计方法. ○3正确将电路原理图下载到试验箱中. ○4正确通过实验箱连线实现4位二进制数的相加并得到正确结果. ○5增强小组协作的能力以及对知识探求的兴趣。 ○6完成设计实验报告. 1.4设计思路： 加法器是计算机的基本运算部件之一。 若不考虑进位输入,两数码Xn,Yn相加称为半加,如下图为半加其功能表:
(b)半加器逻辑图 (c)用异或门实现半加器 将Xn Yn以及进位输入Cn-1相加称为全价，其功能表如下图：
a.（全加器功能表） (b)全加器的逻辑图 (c)全加器的全加和Fn也可用异或门表示由功能表可得全加和Fn和进位输出Cn表达式： F n=X n Y n C n-1+ X n Y n C n-1+ X n Y n C n-1+ X n Y n C n-1 C n= X n Y n C n-1+ X n n C n-1+n Y n C n-1+ X n Y n C n-1
2.1加法器实验 报告 A5
加法器 组员:徐鹏，李新意,张严丹. 指导老师：丁祁正、蒋芳芳 一、项目内容和要求 ◆设计一个反相加法器电路，要求：运算关系:)25(21i i O U U U +-=。输入阻抗应满足Ω≥Ω≥K R K R i i 5,521。设计条件：①电源电压Ec=±5V ；②负载阻抗 Ω=K R L 1.5 ◆设计一个同相加法器电路，要求：运算关系：21i i O U U U +=。设计条件： ①电源电压Ec =±5V ；②负载阻抗Ω=K R L 1.5 二、设计及调试 （一）电路设计 ①反相加法器的电路设计如图 1-1 所示，其中 U +=U -=0V ； U 0=－[(R f /R 1) ×U i1+(R f /R 2) ×U i2 ] R = R 1 //R 2 //R f 根据项目要求的输入阻抗大于5K Ω，且运算关系满足)25(21i i O U U U +-=，因此根据实验室现有电阻的种类，我们选R1为20K Ω和为R2为51K Ω,Rf 为100K Ω、R 为10K Ω。 ②同相加法器的电路设计如图1-2所示，其中 U 0的计算如下 图1-1反相加法器电路 U i1 U i2 2 211 121212i i o f U R R R U R R R U U R R R U ⋅++⋅+=⋅+=21212211 121221,)(,i i o f i i f o U U U R R R R U R R R U R R R R R R U U U +====⋅++⋅++==有时当解得令图1-2同相加法器电路
根据项目要求的输入阻抗大于5K Ω，且运算关系满足21i i O U U U +=，因此根据实验室现有电阻的种类，我们选R1、R2、R 和Rf 都是10K Ω. （二）电路仿真 1、反相加法器的电路仿真测试 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压如下； ①反相加法器 U i1=+0.5v ，U i2=+0.5v ,输出电压U 0=-3.464V. ②反相加法器 U i1=+0.5v ，U i2=-0.5v ,输出电压U 0=-1.503V.
数电加法器实验报告
竭诚为您提供优质文档/双击可除数电加法器实验报告 篇一：数字电路加法器实验报告 中山大学移动信息工程学院本科生实验报告 （20XX学年秋季学期） 课程名称：数字电路实验 任课教师：王军 助教：李正 一、实验题目 Lab9：用3种不同的方法实现4位加法器 1.行为级描述的加法器 2.行波进位加法器 3.超前进位加法器 二、实验目的 1.更加熟练的运用Ise软件进行实验设计和仿真。 2.加深对verilog语言的理解和运用 3.掌握加法器的原理，学会用不同层级实现方法来实现
加法器 三、实验内容 1.实验步骤 ?编写文本文件并编译?软件仿真?进行硬件配置2.实验原理 四、实验结果 https://www.360docs.net/doc/0919476262.html,b9：Ise软件进行4位加法器的设计与实现（行为级描述的加法器） 1.1.综合得出的RTL电路图 图一：加法器行为级描述RTL图 如图一所示，用行为级语言对加法器进行描述即可实现四位加法器。 1.2仿真波形图 图二：图一：行为级加法器实现的仿真图 如图二所示，当输入a，b二进制的四位数时，输出y 分别是将四位数相加。cf是最大进位，当a与b相加之后的数大于16，则cf输出为1，其余情况输出为0。例如，当输入为a=1000，b=0111,时，输出相应的y应为1111，cf为0。根据加法运算，上述仿真的结果是正确的。 1.3开发板的实际效果图 下图的左边前四个开关分别对应a输入从高位到低位的四位二进制数，靠近右边的四个开关别对应输入b从高位到
低位的四位二进制数。输出对应5个LeD灯，从高位到低位分别为靠近左边从左到右的五个灯。 图一：a=1000,b=0101，y=1101，cf=0效果图 如上图所示，当输入为a=1000和b=0101，相应的输出为0,1101分别对应相应的第2,3,5盏灯亮 图二：a=1000,b=0111，y=1111，cf=0效果图 如上图所示，当输入为a=1000和b=0111，相应的输出为0,1111 分别对应相应的第2,3,4，5盏灯亮 图三：a=1000,b=1000，y=0000，cf=1效果图 如上图所示，当输入为a=1000和b=1000，相应的输出为1,0000 分别对应相应的第1盏灯亮 图四：a=1110,b=1010，y=1000，cf=1效果图 如上图所示，当输入为a=1110和b=1010，相应的输出为1,1000 分别对应相应的第1，2盏灯亮 图五：a=1110,b=1101，y=1011，cf=1效果图 如上图所示，当输入为a=1110和b=1101输出为1,1011 分别对应相应的第1，2,4,5盏灯亮 2.Ise软件进行4位加法器的设计与实现（行波进位加法器）2.1.综合得出的RTL电路图