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实验五三人表决器实验报告

实验五三人表决器实验报告
实验五三人表决器实验报告

五.实验电路图

六.实验总结

四选一、四位比较器、加法器、计数器、巴克码发生器、七人表决器

EDA实验报告 姓名： 学号： 班级：

实验14选1数据选择器的设计 一、实验目的 1．学习EDA软件的基本操作。 2．学习使用原理图进行设计输入。 3．初步掌握器件设计输入、编译、仿真和编程的过程。 4．学习实验开发系统的使用方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1．完成4选1数据选择器的原理图输入并进行编译； 2．对设计的电路进行仿真验证； 3．编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图： 仿真波形图：

管脚分配：

实验2 四位比较器 一、实验目的 1．设计四位二进制码比较器，并在实验开发系统上验证。 2．学习层次化设计方法。 二、实验仪器与器材 1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和 0123B B B B ，输出为M （A=B ），G （A>B ）和L （A

七人表决器实验报告

七人表决器 一．实验目的 1．掌握Quartus II软件安装，熟悉Quartus II操作环境。 2．初步了解VHDL语言。 3．学习使用行为级描述方法设计电路。 二．实验原理 七人表决器 使用7个电平开关作为表决器的7个输入变量，输入为电平“1”时表示表决者“赞同”，输入为电平“0”时表示表决者“不赞同”。当表决器的7个输入变量中有不少于4个输入变量输入“1”，那么表决结果输出逻辑高电平，表示表决“通过”，否则，输出逻辑低电平，表示表决“不通过”。 七人表决器的可选设计方案非常多，可以采用使用全加器的组合逻辑。使用VHDL 进行设计的时候，可以选择行为级描述、寄存器级描述，结等方法。 当采用行为级描述的时候，采用一个变量记载选举通过的总人数。当这个变量的数值大于等于4时，表决通过，绿灯亮；否则表决不通过，黄灯亮。因此，设计时，需要检查每一个输入的电平，并且将逻辑高电平的输入数目进行相加，并且进行判断，从而决定表决是否通过。 二．实验内容 1．安装Quartus II软件，熟悉Quartus II操作环境。 2．使用VHDL实现上述描述。 3．波形仿真。 4．生成元件以及RTL 四．设计提示 1．初次接触VHDL应该注意程序的框架结构，数据类型和运算操作符。 2．了解变量和信号的区别。 3．了解进程内外语句的顺序和并行执行的区别。 4．设计文本的端口可如下：

《VHDL 语言与数字逻辑电路设计》实验指导书 - 2 – 设计文本： LIBRARY IEEE; library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY vote7 IS PORT( men:in std_logic_vector(6 downto 0); LedPass,LedFail:OUT std_logic ); END vote7; ARCHITECTURE behave OF vote7 IS signal pass:std_logic; BEGIN PROCESS(men) variable temp:std_logic_vector(2 downto 0); BEGIN temp:="000"; for i in 0 to 6 loop if(men(i)='1')then temp:=temp+1; else temp:=temp+0; end if; end loop; pass<=temp(2); END PROCESS; LedPass<='1' WHEN pass='1'ELSE '0'; LedFail<='1' WHEN pass='0'ELSE '0'; --库和程序包 --实体 --结构体 --结束

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：

单片机七人表决器

一.方案设计 1.设计题目：七人表决器。 2.实训要求 利用AT89S51单片机设计并制作会议表决计票器电路。具体要求如下： 1、可供57个人进行表决，每个人有一个“同意”和一个“反对”按键，表决时两个键先按下的一个有效，若再按另一个键将清楚前一次按键的效能；每次表决每个按键只能是第一次按的有效，多按的次数无效，除非前一次按键的效能已被清楚或没有生效。 2、会议主持人可利用按键控制表决开始和结束；开始表决后，点亮黄色指示灯，表示可以进行表决，同时清楚原来的表决结果；结束表决后显示表决结果；“同意”多于“反对”点亮绿色指示灯，反之点亮红色指示灯。 3、在实现上述功能的基础上增加“同意”数和“反对”数的显示。 二．硬件电路设计和原理。 1.硬件设计思路： 设计题目为5—7人表决器，题目选为七人表决器，七个按键表示同意，七个按键表示反对，各按键与单片机的输入端口相连，因此可选用单片机的四个I/O口，因为在单片机内部P1和P2都有上啦电阻，而P0没有上啦电阻，要在外部加上一个上拉电阻，为了简化电路，把P1和P2口选为按键同意和反对的输入端，因为表决考试和结束要

利用主持人按键来控制，我采用外部中断0和外部中断一来控制其开始和结束；设计要求中需要四张灯，分别为2个红灯，一个黄灯，一个绿灯，其中三个灯用于输出显示，可用单片机的I/O口，另外一个红灯作为电源灯来显示，判断是否通电，因为P1口和P2口用做按键的同意和反对，把P2剩余的I/O口与三个灯连接，分别连接在P2.3,P2.4,P2.5口，因为P0口是低电平有效所以我的P0口与LED现实器相连用于显示反对与同意的人数的多少，采用动态显示的方式，为了保证两个显示器不再相同时间显示相同的数字，所以LED显示器的公共端受另外一组信号的控制，采用延时的方式让它们分别显示出来。 2.元件参数确定： 设计中需要四盏灯，分别为两个红灯，一个绿灯，一个黄灯，P0口的输出端输出高电平一般为5伏左右，最大电流为五毫安，因此必须加上限流电阻，我选用的是470欧的电阻，然后将单片机的最小系统加入此次的电路中。 3.元件清单： 14个开关用于7人同意与反对按键，另外两个开关用做控制投票开始和结束的总开关。 电容：用于单片机的最小系统。 发光二极管：用于表示投票开始与结束，和最后同意与反对票数的对比情况。 电阻：用于限流。

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

七人表决器

学院名称电子技术基础课程设计报告 七人表决器电路设计报告 学生姓名__ _____ 学号 专业 指导教师 系别__ _ 年月日

一、评语（根据学生答辩情况及其报告质量综合评定）。 二、评分 指导教师签字： 年月日

摘要 本次设计的七人表决器，是投票系统中的客户端，是一种代表投票或举手表决的表决装置。表决时，与会的有关人员只要按动各自表决器上“赞成”“反对”“弃权”的某一按钮，相应灯的明亮即显示出表决结果。在七人表决器中七个人分别用手指拨动开关 SW1、SW2、SW3、SW4、SW5、SW6、SW7 来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方）不同意就把自己的指拨开关拨到低电平（下方）。表决结果用 LED（高电平亮）显示，如果决议通过那么发光二极管会发亮；如果不通过那么发光二极管就不亮；如果对某个决议有任意四到七人同意，那么此决议通过，发光二极管就会发亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，发光二极管就不会亮。根据设计与制作的主要内容按照设计题目，以及所学的组合逻辑所学的知识及数字电路和嵌入式的知识完成七人表决器的设计，使之能够满足表决时少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。首先根据七人多数表决电路列出真值表，进行化简，写出逻辑表达式，画出逻辑图。

目录 1 概述 (1) 2 系统总体方案及硬件设计 (2) 2.1电路的总体原理框图 (2) 2.2元件选择 (2) 3 各模块设计 (3) 3.1投票按键部分电路设计 (3) 3.2输入转换部分及控制电路 (3) 3.3票数统计部分及控制电路 (4) 3.4票据分析与结果显示分 (5) 3.5总体电路 (7) 4 软件仿真 (8) 5 课程设计体会 (9) 参考文献（按照标准格式） (10)

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

三人表决器EDA实验

三人表决器 1、实验目的 掌握在Quartus Ⅱ开发环境下，运用硬件描述语言输入法对“三人表决器”进行设计输入、编译、调试和仿真的方法。 “三人表决器”电路的输入为SW1、SW2 和SW3，输出为L3 和L4，位宽均为1 位。当SW1、SW2 和SW3中有超过2个以上的输入为1时，要求熟悉整个设计流程，从打开、建立文档、编辑、编译、建立激励信号波形及最后仿真的整个过程。 2、实验内容 （1）在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入； （2）完成编译、调试和仿真，分析实验仿真结果，并判断其正确性。 3、教学形式 （1）本实验为验证型实验，学生在实验前预习实验指导书； （2）指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明； （3）实验结束之后，学生按照实验报告的书写格式自行完成实验报告。 4、应达到的实验能力标准 （1）能熟练地在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入； （2）能熟练地进行编译和调试，排除编译后的错误； （3）正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真； （4）掌握基于ACEX1K系列EP1K30TC144-3器件的时序仿真方法。 5、实验原理 三个人分别用拨位开关SW1、SW2、SW3 来表示自己的意愿，如果对某决议同意，各人就把自己的拨位开关拨到高电平，不同意就把自己的拨位开关拨到低电平。表决结果用LED （高电平亮）显示，如果决议通过那么实验板上L3 灯亮；如果不通过那么实验板上L3 灯不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L3 亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L3 灯不亮。 6、实验步骤 双击Quartus4. 2 图标，启动Quartus4. 2，并新建工程

七人表决器

EDA技术课程设计设计题目：七人表决器设计 院系：电气信息学院 专业年级：电子信息工程2010级 学生姓名：XXX 学号：XXXXXXX 指导教师：XXXXX 时间：2013年1月13日

用VHDL 设计七人表决器 一、实验目的 1、熟悉 VHDL 的编程。 2、熟悉七人表决器的工作原理。 3、进一步了解实验系统的硬件结构。 二、实验原理 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。 七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4 时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个拨动开关来表示七个人，当对应的拨动开关输入为‘1’时，表示此人同意；否则若拨动开关输入为‘0’，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则 LED 被点亮；否则，如果表决的结果为反对，则 LED 不会被点亮。同时，数码管上显示通过的票数。 三、实验内容 本实验就是利用实验系统中的拨动开关模块和LED模 块以及数码管模块来实现一个简单的七人表决器的功能。 拨动开关模块中的K1～K7表示七个人，当拨动开关输入为 ‘1’时，表示对应的人投同意票，否则当拨动开关输入为

‘0’时，表示对应的人投反对票；LED 模块中 LED1 表示七人表决的结果，当 LED1 点亮时，表示此行为通过表决；否则当 LED1 熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来。 四、硬件系统组成框图 五、VHDL程序实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bjq7 is

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

七人表决器实验报告

竭诚为您提供优质文档/双击可除七人表决器实验报告 篇一：哈工大电工学新技术实践实验报告-7人表决器 总成绩： 一、设计任务 1、有七人参与表决，显示赞同者个数。 2当赞同者达到及超过4人时，绿灯显示表示通过。 二、设计条件 本设计基于软件multisim10.0.1进行仿真，在电机楼实验室20XX5进行验证。 三、设计要求 1、熟悉74Ls161，74Ls151，数码管的工作原理。 2、设计相应的电路图，标注元件参数，并进行仿真验证。 四、设计内容 1.电路原理图（含管脚接线）电路原理图如图1所示 图1电路原理图 2.计算与仿真分析

仿真结果如图2、3、4所示 图2仿真结果 图4仿真结果 4.调试流程 调试流程如图5所示 图5调试流程 5.设计和使用说明 74Ls151芯片为互补输出的8选1数据选择器，引脚排列如图6所示，功能见表1。选择控制端（地址端）为c～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，g为使能端，低电平有效。 （1）使能端g＝1时，不论c～A状态如何，均无输出（Y＝0，w＝1），多路开关被禁止。 （2）使能端g＝0时，多路开关正常工作，根据地址码c、b、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。如：cbA＝000，则选择D0数据到输出端，即Y＝D0。如：cbA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。 图674Ls151引脚排列 表174Ls151功能表 74Ls161功能： （1）异步置“0”功能：接好电源和地，将清除端接低

电平无论其他各输入端的状态如何，测试计数器的输出端，如果操作无误Q3~Q0均为0。 （2）预置数功能：将清除端接高电平，预置控制端接低电平，数据输入端D3~D0置0011，在cp的上升沿作用后，测试输出端Q3~Q0的电平。如果操作准确，D3~D0的数据为0011，说明D3~D0的数据已预置到Q3~Q0端。 （3）计数和进位功能：将LD、cr、ceT、cep端均接高电平，cLK端输入单脉冲，记录输出端状态。如果操作准确，每输入一个cp 脉冲，计数器就进行一 篇二：课程设计报告---七人表决器设计 电子综合设计 题目 学院 专业 班级学生姓名指导教师 七人抢答器设计计信学院电子信息工程 20XX年6月18日 一、设计原理 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。七人表决器顾名思义就是由七个人

数字电路——三人表决器

数电设计实验报告 三 人 表 决 器

[设计题目] 三人表决器的设计与装配 [设计要求] 1．熟悉各元件的性能和设置元件的参数。 2．对电路图的原理进行分析，并对原理图进行改良，弄清楚电路的工作原理。 3. 元件安装符合工艺要求，既考虑其性能又应美观整齐。 焊接元件要注意焊点的圆润。 4.对元件的性能进行评估和替换、用性能和使用范围更好， 更常用的元件进行替换，使自己实际的元件更接近实际使用。 5 .学习数字逻辑电路的设计方法。 6. 熟知74LS138和74LS20芯片各引脚的功能及内部结构。 7.学会使用74LS138和74LS20芯片。 8.学会真值表与逻辑表达式及卡诺图之间的转换，能根据 化简后的逻辑表达式画出逻辑电路。 [电路介绍] 三人表决器主要由一个3-8位译码器（74LS138）和2个4输入与非门（74LS20）组成。通过三个按钮接受用户

输入。按钮按下表示同意，不按下表是否决，当没有人按下按钮时，或只有一个人按下按钮时，例如，S1按下，而S2和S0未按下，则红灯亮，绿灯灭，蜂鸣器无声音，表示否决，当有两个人及以上的人按下按钮后，例如，S1和S2按下，则红灯灭，绿灯亮，蜂鸣器发音，表示通过。 [电路原理] [元器件清单]

[电路真值表] 注（1表示同意、灯亮） （0表示不同意、灯不亮）

[PC板及实物图]

[电路的调试：] 电路的结果分析：在焊接是尽可能避免线路的交叉，不要把焊电焊的过大，相邻焊盘绝缘的一定不能连接在一起。 [设计心得体会] 通过这次实验，我从中收获了很多，懂得了对电路的进一步分析，也从而巩固和提高电路的设计能力、元件的选择及检测的能力等，同时也对我们所学的知识的掌握，通过本次实验我学会了逻辑表达式图之间的转换，通过检测电路使我们对电路有了更深的了解.

七人表决器实验

3.3实验三七人表决器设计 3.3.1实验目的 1、掌握用QuartusII软件设计基本数字系统流程及注意事项。 2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。 3、掌握分层设计的方法和注意事项 4、在实验报告中，总结数字系统设计步骤及注意事项。 3.3.2实验内容 基于QuartusII软件及VHDL语言实现七人表决器。当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。 本实验4学时。 3.3.3实验仪器 ZY11EDA13BE型实验箱。 3.3.4实验原理 分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。 一、建立项目 （1）新建文件夹。路径及文件名中不可出现汉字。 （2）新建项目。一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。项目取名为bjq7。 （3）选择芯片

二、建立文件 首先，建立各个VHDL功能模块。 1.投票计数模块。 （1）新建VHDL文件 编辑VHDL程序。投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下： library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity BJQ is port(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数 disagree:out std_logic_vector(3downto0);不同意的人数 y:out std_logic);是否通过标志 end; architecture one of BJQ is begin process(input) variable cnt:integer range0to7; variable cnt0:integer range0to7; begin cnt:=0; for i in6downto0loop if input(i)='1'then cnt:=cnt+1; end if; end loop; cnt0:=7-cnt; if cnt>3then y<='0'; else y<='1'; end if; case cnt is when0=>agree<="0000"; when1=>agree<="0001"; when2=>agree<="0010"; when3=>agree<="0011"; when4=>agree<="0100"; when5=>agree<="0101"; when6=>agree<="0110"; when7=>agree<="0111"; when others=>agree<="0000"; end case; case cnt0is when0=>disagree<="0000"; when1=>disagree<="0001"; when2=>disagree<="0010"; when3=>disagree<="0011"; when4=>disagree<="0100"; when5=>disagree<="0101"; when6=>disagree<="0110"; when7=>disagree<="0111";

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。 底层文件： LIBRARY ieee;

USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

课程设计试验报告三人表决器

武汉纺织大学《数字逻辑》课程设计报告 题目：三裁判表决器 院系：数学与计算机学院 专业班级：计科094 学号：0904681223 学生姓名：李勤 指导教师：朱勇 2011年 5 月20 日

一、 引言 通过对传统数字电路的设计，掌握对数字逻辑设计概念的熟悉。 二、系统介绍： 主要仪器是TOS-2数字电路实验系统。选用的芯片是74LS151 8-1数据选择器。通过设计好的逻辑表达式，在TOS--2数字电路上选择好个个需要连入的拐脚，进行连线。实现三人表决器的功能。 三、设计任务及设计原理： 引脚图 功能表 设计有三个变量输入A ,B C ，二个输出 W ,F,其中F=W ， 逻辑表达式： F=ABC C AB C B A BC A +++。A,B,C 通过三个开关相接，把D0---D7设置好之后， 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8V CC D 4 D 5 D 6 D 7 A 0 A 1 A 2D 3 D 2 D 1 D 0 Y Y S GND 输 入输 出D A 2 A 1 A 0 S Y Y × × × × 1D 0 0 0 0 0 D 1 0 0 1 0 D 2 0 1 0 0D 3 0 1 1 0D 4 1 0 0 0D 5 1 0 1 0D 6 1 1 0 0D 7 1 1 1 00 1D 0 0D D 1 1D D 2 2D D 3 3D D 4 4D D 5 5D D 6 6D D 7 7D

就可以通过调节开关来输入。输出接到一个LED灯，如果通过，那么灯就亮，否则的话，灭。 74LS151 0 G A A B B C C D0 D1 Y Y 0 D3 D3 W D4 1 D5 D6 D7 方法之一 四、代码清单：（机房答辩,提交代码） 只需要连线，无代码。 五、程序调试心得体会： 第一次线连接好之后，首先试验的是逻辑功能的正确性。用了两个LED灯，来作为输出，三个开关组合成A,B,C的八种状态。确保正确性之后，在进行的验证三人表决器。试验顺利，没有遇到困难。 六、参考文献： [1] 朱勇,数字逻辑，中国铁道出版社，2007.12 [2] 夏宇闻，Verilog DHL 入门，北京航空大学出版社，2007.5 七、致谢：感谢同学袁盼的一起合作，在连线过程中遇到问题时，一起商量。

四人表决器电路设计

名称：综合训练项目一题目：四人表决器电路设计 专业： 班级： 姓名： 学号： 辽宁工程技术大学 《数字电子技术》 综合训练项目一成绩评定表

《综合训练项目一》任务书 一、综合训练题目 四人表决器电路设计 二、目的和要求 1、目的：会运用不同类型门电路或中、小规模集成电路，设计简单组合电路，学习仿真软件应用，学习word文档制作。 2、要求：设计一个四人表决器，按少数服从多数规则，三人或三人以上同意，则通过。利用绿、红两种颜色灯代表是否通过，并用数码管显示同意人数；用门电路或中规模集成电路译码器、数选器、加法器等完成控制任务；有研究方案比较，能够应用相关仿真软件绘制逻辑图，用仿真软件验证电路功能。 成果形式：每小组提交综合训练报告一份；现场或视频答辩；有能力的同学制作实物。 上交时间：在讲授完第四章中的组合电路设计知识点后的一周之内提交。 三、训练计划 项目综合训练课下1周，课上1节。 第1天：针对选题查资料，确定整体设计方案； 第2～3天：学习Multisim仿真软件，熟悉Visio绘图软件。 第4～5天：论证电路设计，利用仿真软件仿真设计电路，观察能否达到设计要求；； 第6～7天：按格式要求编写整理设计报告。 四、设计要求 1. 每名同学按照自己分配的任务要求完成训练。 2. 绘图统一采用Visio2010。 指导教师： 日期：2017 年月 日

四人表决器在我们生活中应用非常广泛，比如表决等。掌握四人表决器的工作原理，对我们理解和掌握表决器具有重要意义。 本次的课程设计就是利用数字电子技术的知识做一个四人表决器。在mulitisim软件中，利用集成电路，通过四片74LS183和一片74LS48芯片连接到LED数码管上，一个显示赞成人数；再通过与门和非门，实现通过与否的判决。经过仿真，符合四人表决的功能。 关键词：四人表决器；74LS183；74LS84；LED数码管

三人表决器实验报告

电子技术与仿真 项目报告 项目名称：三人表决器的制作 专业班级：电气1 2 1 姓名：刘斌 学号： 2 4 指导教师：张琴 江西工业工程职业技术学院电工电子实训中心

一、项目目的 正确理解数字电路的要求，能知道与门、或门、非门的含义；做到了解要用到的每个芯片的引脚是什么门电路，可以去图书馆查阅书籍也可上网去阅读相关的网页资料。做到能真正了解电路的构造原理，这样才可以更好学好这门电路的元器件的应用。 二、项目要求 1)判断正确的引脚位置； 2)理解数字电路的原理，掌握操作步骤，能正确安装所选定的电路； 3)掌握测试仪表仪器检测原件的使用及调整； 4)会根据测试结果分析故障产生的原因； 5)会利用原理图纸，判断具体故障的原因； 6)必须得出实验的仿真结果； 7)根据自己所仿真的电路原理图画出实物装配图。 三、项目内容 1、原理图 2、工作原理介绍 电路由74LS08的三个与门电路和74LS32两个或门电路构成，当A、B、C中任意两人按下按钮后，工作电路向74ls08中任意一个与门电路输入端输入两个高电平，输出端Y输入进74ls32任意一个或门电路中；电路只要满足一个条件即输出端有电压输

出；所以发光二极管能点亮。 3、元件清单 4、芯片 ① 74LS08 实物图 引脚图 真值表 元件序号 主要参数 数 量 R1 1K Ω 3 R2 360Ω 1 U1 74LS08 1 U2 74LS32 1 按钮开关 3 发光二极管 1 A B Y 0 0 0 0 1 0 1 0 0 1 1 1

实物图引脚图 真值表 5、电路板安装 A B Y 000 011 101 111

基于VerilogHDL的表决器的设计

学生课程实验报告书 12 级电通系 通信工程专业 03 班 学号 312890 姓名 2014--2015学年第 2 学期 实验项目：基于Verilog HDL的表决器的设计 实验时间： 2015.6.07 实验目的： 1、熟悉Verilog HDL的编程。 2、熟悉七人表决器的工作原理。 3、进一步了解实验系统的硬件结构。 实验原理： 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。 七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个按键开关来表示七个人，当对应的按键开关输入为‘1’时，表示此人同意；否则若按键开关输入为‘0’，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。同时，数码管上显示通过的票数。 实验内容： 本实验就是利用实验系统中的按键开关模块和LED模块以及数码管模块来实现一个简单的七人表决器的功能。按键开关模块中的键1～键7表示七个人，当按键开关输入为‘1’时，表示对应的人投同意票，否则当按键开关输入为‘0’时，表示对应的人投反对票；LED 模块中D1表示七人表决的结果，当LED1点亮时，表示此行为通过表决；否则当LED1熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来。 实验步骤：原理图步骤与实验一相同 模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。本次实验的模式选择到“5”（红色数码管上显示）。 用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致

七人表决器课程设计报告

课程设计 课程名称硬件描述语言与EDA技术 题目名称硬件描述语言与EDA技术实践学生学院材料与能源 专业班级 11微电子学(1)班 学号 学生姓名 指导教师 2014年6月27日

广东工业大学课程设计任务书 题目名称硬件描述语言与EDA技术实践 学生学院材料与能源学院 专业班级11微电子学(1)班 姓名 学号 一、课程设计的内容与要求 1.系统功能分析，分模块层次化设计； 2.实现系统功能的方案设计； 3.编写各功能模块VHDL语言程序； 4.对各功能模块进行编译、综合、仿真和验证； 5.顶层文件设计，可用VHDL语言设计，也可以用原理图设计； 6.整个系统进行编译、综合、仿真和验证； 7.在CPLD/FPGA实验开发系统试验箱上进行硬件验证； 8.按所布置的题目要求，每一位学生独立完成全过程。 二、课程设计应完成的工作 1.所要求设计内容的全部工作； 2.按设计指导书要求提交一份报告书； 3.提交电子版的设计全部内容：工程目录文件夹中的全部内容，报告书

三、课程设计进程安排 序号设计各阶段内容地点起止日期 1 布置设计题目和要求；收集相关资料。工3－317或宿舍 6.23 2 方案分析与确定；编写VHDL源程序。工3－317或宿舍 6.24 3 编写VHDL源程序；编译、综合、仿真、 定时分析、适配。 工3－317或宿舍 6.25 4 下载和硬件验证；验收。工3－317 6.26 5 下载和硬件验证；验收；撰写报告工3－317 6.27 6 7 8 四、应收集的资料及主要参考文献 1.陈先朝，硬件描述语言与EDA技术实践指导书，2014年3月 2.曹昕燕等编著，EDA技术实验与课程设计，清华大学出版社，2006年5 月 3.刘欲晓等编著，EDA技术与VHDL电路开发应用实践，电子工业出版社， 2009年4月 4.刘昌华等编著，数字逻辑EDA设计与实践：MAX+plusⅡ与QuartusⅡ双 剑合璧，国防工业出版社，2009年 5.刘江海主编，EDA技术课程设计，华中科技大学出版社，2009年1月 发出任务书日期： 2014年6月 23日指导教师签名： 计划完成日期： 2014年6月 27日基层教学单位责任人签章： 主管院长签章：

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