计算机组成原理实验报告-八位补码加减法器的设计与实现

计算机科学与技术学院

计算机组成原理

实验报告书

实验名称八位补码加/减法器的设计与实现班级

学号

姓名

指导教师

日期

成绩

实验1八位补码加/减法器的设计与实现

一、实验目的

1.掌握算术逻辑运算单元（ALU）的工作原理。

2.熟悉简单运算器的数据传送通路。

3.掌握8位补码加/减法运算器的设计方法。

4.掌握运算器电路的仿真测试方法

二、实验任务

1．设计一个8位补码加/减法运算器

（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。

（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。

（3）测试通过后，封装成一个芯片。

2．设计8位运算器通路电路

参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。

3．利用仿真波形，测试数据通路的正确性。

设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。

（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。

（2）给DR1存入55H，检查数据是否存入，请说明检查方法。

（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。

（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。

（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。

（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。

三、实验要求

（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。

（2）实验完毕，写出实验报告，内容如下：

①实验目的。

②实验电路图。

③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。

表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一张表，并

可用文字对有关内容进行说明。

号-bu

s BUS R0 R1 R2 u-b

IN0 BUS0

⑤实验体会与小结。

四、实验预习内容

1.实验电路设计原理及思路说明

本实验利用基本逻辑门电路设计一位全加器（FA），如表1：

信号名称说明

输入信号Ai 加数

Bi 加数

Ci 低位输入的进位

输出信号Si 和

Cj 运算产生的进位

加法又可以实现减法，所以使用了一个M输入来进行方式控制加减。

2. 实验电路原理图

实验参考电路如下图所示，下图（a）是1位全加器的电路原理图，图（b）是由1位全加器采用行波进位方法设计的多位补码加/减法运算器。

图1-多位补码加/减法运算器原理图

图2-8位运算器通路原理图

3.实验电路功能说明

输入输出Ci Bi Ai Si Cj

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

表3-M与Bi异或关系原理图

M Bi M异或Bi

反之进行减法运算。

FA实现Ai与（Bi异或M）的加法运算，再加上Ci输出Si

控制器件的输入，当输入0时，输入有效，否则无效

2.74273b的CLK接口为上升沿有效，当LDR的时钟处于上升沿，即0->1变化时，输入有效

4. 器件的选型

本实验用到以下基本逻辑器件：异或门，一位加法器FA，7486等

表8-8位运算器通路电路

5.实验方法与实验步骤等

本实验利用EDA工具软件（Quartus II 2.0或以上版本）完成，实验分为：原理图的录入与编辑、仿真波形的设计及仿真结果的分析这3个步骤。具体为：

（1）原理图的录入与编译

在EDA工具软件（Quartus II 2.0或以上版本）中，采用原理图的录入的方法，绘制电路原理图。绘制完成存盘后进行编译。编译通过后，可以进行步骤（2）的操作。如果编译不通过，则检查原理图，改正错误后，重新存盘并编译。这一过程重复进行，直至原理图编译通过。

（2）仿真波形的设计

根据电路的功能，设定输入信号的初值后，利用EDA工具软件（Quartus II 2.0或以上版本）的波形仿真功能，验证电路的正确性。根据8位补码加/

减法运算器的功能要求，选定8组输入信号的初值，如下表所示：

表9-一位全加器（FA）电路仿真波形输入信号初值

表10-8位补码加/减法运算器仿真波形输入信号初值

（3）仿真结果的分析

在EDA工具软件（Quartus II 2.0或以上版本）中，新建仿真波形文件，按表所示的输入信号的初值进行设定后，进行仿真。阅读仿真波形，对照电路功能，进行分析并给出结论。

五、实验电路图

根据电路原理图，实验时在Quartus II 2.0环境里绘制的实验电路如下图所示。

图3-一位全加器（FA）

图4-8位补码加/减法运算器

图5-8位运算器通路电路

六、仿真调试的过程、仿真结果的分析和仿真测试的结论在Quartus II 2.0中新建仿真波形文件，如下图6示。

图6-一位全加器（FA）仿真结果

分析图所示的仿真波形，可得到下表所示的实验结果。

表11-一位全加器（FA）电路仿真实验结果

输入输出

周期时间Ci Bi Ai Si Cj

1 0-800ns 0 0 0 0 0

2 800ns-1.6μs 0 0 1 1 0

3 1.6μs -2.4μs 0 1 0 1 0

4 2.4μs -3.2μs 0 1 1 0 1

5 3.2μs -4.0μs 1 0 0 1 0

6 4.0μs -4.8μs 1 0 1 0 1

7 4.8μs -5.6μs 1 1 0 0 1

8 5.6μs -6.4μs 1 1 1 1 1

将表9与表11相对照，可知一位全加器FA正确。

在Quartus II 2.0中新建仿真波形文件，如下图7所示。

图7-8位补码加/减法运算器仿真结果

分析图所示的仿真波形，可得到下表所示的实验结果

输入输出周期时间 A B M S OVER

1 0~5ns 0 20 0 0001010

2 5~10ns 40 20 0 0011110

3 10~15ns 80 20 0 0110010

4 15~20ns 120 20 0 1000110

5 20~25ns 10 10 1 0000000

6 25~30ns 50 10 1 0100011

7 30~35ns 80 10 1 0110010

8 35~40ns 110 10 1 0000010

设计的电路实现了八位补码加/减法器的功能。8位运算器通路电路

(1)首先对建立好的通路进行仿真波形图测试，测试结果如图8所示。并检查数据是否一致

图8-8位运算器通路电路仿真结果

检查图8，可知输入IN与输出BUS一致，数据一致

(2)给DR1存入55H，检查数据是否存入，请说明检查方法。

检查方法：在DR1中存入55H，同时在

DR2中存入00H，检测总线输出的数即为存入的数据，波形图如下图9：

图9

表13-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

.0]

1 0 0

上

升

沿

0 0 0 1

2 1 0 0

上

升

沿

0 0 1

3 0 0 上0 0 0 1 0000

升

沿

H H

4 1 0 0 0

上

升

沿

0 1

5 1 0 0 0 0 0 0

H (3)给DR2存入AAH，检查数据是否存入，请说明检查方法。

和检测DR1相同，如图10

图10

表14-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

.0]

1 0 0

上

升

沿

0 0 0 1

2 1 0 0

上

升

沿

0 0 1

3 0 0

上

升

沿

0 0 0 1

4 1 0 0 0

上

升

沿

0 1

5 1 0 0 0 0 0 0 AA AA

H H

(4)完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。

波形图如下：

图11

表15-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

.0]

1 0 0

上

升

沿

0 0 0 1

2 1 0 0

上

升

沿

0 0 1

3 0 0

上

升

沿

0 0 0 1

4 1 0 0 0

上

升

沿

0 1

5 1 0 0 0 0 0 0

明检查方法。

55H-AAH波形图如下：

表16-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

.0]

1 0 0

上

升

沿

0 0 1 1

2 1 0 0

上

升

沿

0 1 1

3 0 0

上

升

沿

0 0 1 1

4 1 0 0 0

上

升

沿

1 1

5 1 0 0 0 0 1 0

H AAH-55H波形图如下：

表17-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

s s s .0]

1 0 0

上

升

沿

0 0 1 1

2 1 0 0

上

升

沿

0 1 1

3 0 0

上

升

沿

0 0 1 1

4 1 0 0 0

上

升

沿

1 1

5 1 0 0 0 0 1 0

H (6)求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。

①计算结果：

12H+34H-56H波形图如下：

表18-时序关系图

序

号

ntr

Nal

[7.

.0]

[7.

.0]

1 0 0

上

升

沿

0 0 0 0

2 1 0 0

上

升

沿

0 0 0

七、实验体会与小结

通过这次运算器的计算机组成原理实验，我对QUARTUS2软件的使用更加得心应手，学会在这之上用门电路搭建和组合原理图并实现封装调用等等。在实验中，我遇到很多问题，例如，在绘制电路图后，由于工程文件的存储地址错误，导致编译失败之类的问题。并且，我一开始没有使用总线输入，导致输入有19个端，大大加重了工作量。除此之外，我学会了把缓存器，寄存器，ALU合理的串接成为8位运算器通路。在这之中，时序的波形设计对我来说有一定的难度，每个时钟周期里，各个部件的工作状态都不相同，必须仔细分析每个部件状态才能熟练设计。最后，在老师的教导下，我终于完成了本次实验。

通过本次实验，我对计算机组成原理这门课有了更加深刻的理解。

计算机组成原理实验报告

重庆理工大学《计算机组成原理》实验报告学号 __11503080109____ 姓名 __张致远_________ 专业 __软件工程_______ 学院 _计算机科学与工程二0一六年四月二十三实验一基本运算器实验报告

一、实验名称基本运算器实验二、完成学生：张致远班级115030801 学号11503080109 三、实验目的 1．了解运算器的组成结构。 2．掌握运算器的工作原理。四、实验原理：两片74LS181 芯片以并/串形式构成的8位字长的运算器。右方为低4位运算芯片，左方为高4位运算芯片。低位芯片的进位输出端Cn+4与高位芯片的进位输入端Cn相连，使低4位运算产生的进位送进高4位。低位芯片的进位输入端Cn可与外来进位相连，高位芯片的进位输出到外部。两个芯片的控制端S0～S3 和M 各自相连，其控制电平按表2.6-1。为进行双操作数运算，运算器的两个数据输入端分别由两个数据暂存器DR1、DR2（用锁存器74LS273 实现）来锁存数据。要将内总线上的数据锁存到DR1 或DR2 中，则锁存器74LS273 的控制端LDDR1 或LDDR2 须为高电平。当T4 脉冲来到的时候，总线上的数据就被锁存进DR1 或DR2 中了。为控制运算器向内总线上输出运算结果，在其输出端连接了一个三态门（用74LS245 实现）。若要将运算结果输出到总线上，则要将三态门74LS245 的控制端ALU-B 置低电平。否则输出高阻态。数据输入单元(实验板上印有INPUT DEVICE)用以给出参与运算的数据。其中，输入开关经过一个三态门（74LS245）和内总线相连，该三态门的控制信号为SW-B，取低电平时，开关上的数据则通过三态门而送入内总线中。总线数据显示灯（在BUS UNIT 单元中）已与内总线相连，用来显示内总线上的数据。控制信号中除T4 为脉冲信号，其它均为电平信号。由于实验电路中的时序信号均已连至“W/R UNIT”单元中的相应时序信号引出端，因此，需要将“W/R UNIT”单元中的T4 接至“STATE UNIT”单元中的微动开关KK2 的输出端。在进行实验时，按动微动开关，即可获得实验所需的单脉冲。 S3、S2、 S1、S0 、Cn、M、LDDR1、LDDR2、ALU-B、SW-B 各电平控制信号则使用“SWITCHUNIT”单元中的二进制数据开关来模拟，其中Cn、ALU-B、SW-B 为低电平有效，LDDR1、LDDR2 为高电平有效。对于单总线数据通路，作实验时就要分时控制总线，即当向DR1、DR2 工作暂存器打入数据时，数据开关三态门打开，这时应保证运算器输出三态门关闭；同样，当运算器输出结果至总线时也应保证数据输入三态门是在关闭状态。运算结果表

计算机组成实验报告二8位算术逻辑运算

1、目的与要求 1、验证带进位控制的算术逻辑运算发生器74LSl8l 的功能。 2、按指定数据完成几种指定的算术运算。实验性质：验证性参见《计算机组成原理实验指导书》 2、实验设备 DVCC 计算机组成原理实验箱，排线若干。 3、实验步骤与源程序 ⑴ 连接线路，仔细查线无误后，接通电源。本实验用到4个主要模块：⑴低8位运算器模块，⑵数据输入并显示模块，⑶数据总线显示模块，⑷功能开关模块（借用微地址输入模块）。根据实验原理详细接线如下： ⑴ ALUBUS 连EXJ3； ⑵ ALUO1连BUS1； ⑶ SJ2连UJ2； ⑷ 跳线器J23上T4连SD ； ⑸ LDDR1、LDDR2、ALUB 、SWB 四个跳线器拨在左边（手动方式)； ⑹ AR 跳线器拨在左边，同时开关AR 拨在“1”电平。 ⑵ 用二进制数码开关KD0～KD7向DR1和DR2寄存器置数。方法：关闭ALU 输出三态门（ALUB`=1），开启输入三态门（SWB`=0），输入脉冲T4按手动脉冲发生按钮产生。设置数据开关具体操作步骤图示如下：说明：LDDR1、LDDR2、ALUB`、SWB`四个信号电平由对应的开关LDDR1、LDDR2、ALUB 、SWB 给出， ALUB=1 LDDR1=1 LDDR2=0 ALUB=1 LDDR2=1 LDDR1=0

拨在上面为“1”，拨在下面为“0”，电平值由对应的显示灯显示，T4由手动脉冲开关给出。 ⑶检验DR1和DR2中存入的数据是否正确，利用算术逻辑运算功能发生器 74LS181的逻辑功能，即M=1。具体操作为：关闭数据输入三态门SWB`＝1，打开ALU输出三态门ALUB`＝0，当置S3、S2、S1、S0、M为1 1 1 1 1时，总线指示灯显示DR1中的数，而置成1 0 1 0 1时总线指示灯显示DR2中的数。 ⑷验证74LS181的算术运算和逻辑运算功能（采用正逻辑）在给定DR1=35、DR2=48的情况下，改变算术逻辑运算功能发生器的功能设置，观察运算器的输出，填入表2.1.1中，并和理论分析进行比较、验证。 4、测试数据与实验结果

verlog八位运算器实验报告

《计算机组成原理》创新性实验（一）报告学院：计算机学院教师：魏凤岐系所：计算机科学系专业：网络工程学号：0121120838 姓名：白春耀

实验一、8位运算器的设计----原创 1设计目的： 1）初步学习硬件逻辑电路建模，并用HDL语言描述硬件电路； 2）掌握应用quarter环境进行开发的流程。 2设计目标：设计一个具有寄存器，能够进行算术逻辑运算（包括移位运算）和逻辑运算的功能模块。 3模块设计规格及输入输出端变量说明： 1）8位运算，有四个寄存器，能够实现加、减、左移、右移、与、或等运算的模块。 2）模块原理框图 3）输入输出变量： s2,s1,s0：功能控制信号； clk：脉冲信号

sk：输入数据寄存器选择控制信号； in[7:0]：数据输入端； f：运算结果端； a：A寄存器值； b：B寄存器值； c：C进位寄存器值； z：结果值f是否为零（f=0则z=1）。 4）实现功能：见表1-1-1 运算类型S3 S2 S1 S0 功能算数运算逻辑运算算数运算000 f=a+b 001 f=a-b 010 f=~a 011 f=a+1 移位运算100 f=a逻辑右移一位移位运算101 f=a逻辑左移一位逻辑运算110 f=a&b 111 f=a|b 4程序代码（需要注解） module bai(a,b,f,clk,sk,s,c,in,z); input sk,clk; input [2:0] s; input [7:0] in; output [7:0] a,b,f; output c,z; reg [7:0] a,b,f; reg c,z; always @(posedge clk)//检测上升沿 begin if(sk)//如果sk=1 a<=in;//将输入端in的值存入寄存器A; else b<=in;//否则存入寄存器B中； end always @(s or a or b)//三条件都满足

8位海明码设计(计算机组成原理)

课程名称：计算机组成原理课程设计题目：8位海明码生成电路设计专业班级：姓名：学号：授课教师：成绩： 2020 年 5 月 26 日

课程设计任务书设计目的：将已学过的计算机组成原理中运算器知识综合运用于电子系统的设计中，掌握运用EduCoder在线实验平台设计电子系统的流程和方法，采用Logisim等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生应用仿真软件进行实际数字系统设计与验证工作的能力，培养学生理论联系实际的设计思想，训练学生综合运用计算机组成原理课程的理论知识的能力。设计任务：（在规定的时间内完成下列任务）题目一：8位全加器的设计题目二：5位并行进位加法器的设计题目三：8位减法运算器的设计（补码）题目四：4×4位（阵列）乘法器的设计题目五：8位海明码生成电路设计每位同学根据自己学号除以5所得的余数对应题目编号（余数为0对应题目五）。设计报告书内容要求： (1) 功能描述：说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图 (2) 详细设计：按照逻辑电路设计开发流程写出整个开发的详细过程，可以根据设计步骤适当界面截图到课程设计报告对应模块。 (3) 调试分析以及设计体会：①仿真下载调试（附界面截图）。②设计过程中遇到的问题以及解决问题的方法。③课程设计过程经验教训、心得体会。

目录 1.设计题目 (1) 2.总体方案 (1) 2.1 设计环境 (1) 2.2设计原理 (1) 2.3设计思路 (2) 2.4海明码生成设计实例 (4) 3.详细设计 (5) 3.1海明码生成设计过程 (5) 3.2海明码生成真值表 (6) 3.3海明码校验电路设计 (6) 3.4海明码校验真值表 (7) 4. 设计心得与体会 (7) 5.参考文献 (9)

计算机组成原理实验报告-八位补码加减法器的设计与实现

计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩

实验1八位补码加/减法器的设计与实现一、实验目的 1.掌握算术逻辑运算单元（ALU）的工作原理。 2.熟悉简单运算器的数据传送通路。 3.掌握8位补码加/减法运算器的设计方法。 4.掌握运算器电路的仿真测试方法二、实验任务 1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。（3）测试通过后，封装成一个芯片。 2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。 3．利用仿真波形，测试数据通路的正确性。设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。（2）给DR1存入55H，检查数据是否存入，请说明检查方法。（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。（2）实验完毕，写出实验报告，内容如下： ①实验目的。 ②实验电路图。 ③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一张表，并可用文字对有关内容进行说明。

8位行波进位加减法器课程设计报告

南通大学计算机科学与技术学院计算机组成原理课程设计报告书课题名8 位行波进位加减法器班级__________ 姓名______________ 学号________ 指导教师日期

目录 1.设计目的⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1 2.设计内容⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1 3.设计要求⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1 4.设计原理与电路图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1 5.系统调试情况⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3 6.设计总结与体会⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯4 7.参考文献⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯5

1设计目的熟练掌握补码加减法运算规则 2设计内容设计一个能够完成8 位补码加减法运算的ALU 3设计要求采用行波（串行）进位的方式，并具备溢出判断功能 4设计原理与电路图 ( 包括总框图、微程序控制器的逻辑图、电路图和封装图) 逻辑表达式： S i A i B i C i C i 1A i B i A i C i B i C i A i B i( A i B i ) C i A i B i .( A i B i ). C i 1 位全加器逻辑电路图 1 位全加器封装图FA

n 位行波进位的补码加法/加法器原理图 n 位行波进位的补码加法/加法器 5系统调试情况测试 1：当 m=0时，执行 00000001+00000001，结果为 00000010，如下图所示：

测试 2：当 m=1时，执行00000001-00000001 ，结果为00000000，如下图所示：测试 3：当 m=0时，执行 01111111+000000001，结果为 011111111，产生溢出，红灯亮，如下图所示：

计算机组成运算器实验报告

计算机组成运算器实验报告计算机组成运算器实验报告引言：计算机是当今社会不可或缺的工具，而计算机的核心部件之一就是运算器。运算器是计算机中负责执行算术和逻辑运算的部件，它的设计和实现对计算机的整体性能起着至关重要的作用。本实验旨在通过设计和搭建一个简单的运算器，深入理解和掌握计算机组成原理。一、实验目的本次实验的主要目的是通过搭建一个基于逻辑门的8位运算器，了解和掌握运算器的基本原理和设计方法。具体目标如下： 1. 学习和理解运算器的基本功能和工作原理； 2. 掌握逻辑门的基本知识和使用方法； 3. 设计和实现一个具有加法、减法、乘法和除法功能的8位运算器； 4. 验证运算器的正确性和可靠性。二、实验原理 1. 运算器的功能运算器是计算机中执行算术和逻辑运算的核心部件，其主要功能包括加法、减法、乘法和除法等。通过逻辑门的组合和控制信号的输入，可以实现各种不同的运算操作。 2. 逻辑门的基本原理逻辑门是运算器中最基本的构建单元，它根据输入信号的不同，产生相应的输出信号。常见的逻辑门包括与门、或门、非门等。通过逻辑门的组合和级联，

可以构建出更复杂的逻辑电路，实现各种逻辑运算。 3. 运算器的设计方法运算器的设计方法主要包括两种：组合逻辑设计和时序逻辑设计。组合逻辑设计是指根据输入信号的组合，直接输出相应的结果。时序逻辑设计是指根据输入信号的变化过程，按照一定的时序规则输出结果。三、实验过程 1. 运算器的整体设计根据实验要求，我们需要设计一个具有加法、减法、乘法和除法功能的8位运算器。首先，我们需要确定运算器的输入和输出信号的格式和位数。然后，根据运算操作的特点，选择合适的逻辑门进行组合和级联，实现各种运算操作。 2. 逻辑门的选择和连接在设计运算器时，我们需要根据实际需求选择适当的逻辑门。例如，对于加法操作，我们可以选择全加器进行设计；对于减法操作，可以选择加法器和取反器进行设计；对于乘法和除法操作，可以选择移位寄存器和与门进行设计。通过逻辑门的连接和控制信号的输入，可以实现各种运算操作。 3. 运算器的验证和测试在完成运算器的设计和搭建后，我们需要进行验证和测试，确保其功能的正确性和可靠性。可以通过输入不同的测试数据，观察输出结果是否符合预期。同时，还可以通过性能测试和稳定性测试，评估运算器的性能和可靠性。四、实验结果与分析经过反复的设计和调试，我们成功搭建了一个具有加法、减法、乘法和除法功能的8位运算器。在测试过程中，我们输入了不同的测试数据，并观察了输出

计算机组成原理实验报告

实验一8位程序计数器PC[7:0]的设计实验要求： 1.分别用图形方式和Verilog HDL语言设计8位程序计数器，计数器带有复位，计数，转移功能。 2.具体要求参见1_部件实验内容.doc说明文件。实验实现： 1.用图形方式设计实现8位程序计数器，用到了两个74LS161四位十六进制计数器，主要步骤是两个四位十六进制计数器的串联，低四位计数器的进位端RCO连到高四位计数器的进位使能端ENT，然后连上reset、clk、ir[7:0]、t[1:0]、pc[7:0]、rco等输入输出信号，最后加上转移控制逻辑即可。注意两个十六进制计数器是同步的，具体参见PC_8bit.gdf文件。 2.编译通过，建立波形仿真文件，设置输入信号参数。注意在一张图中同时实现复位（reset低位有效）、计数、转移功能，最后加上一些文字注释即可，具体参见PC_8bit.scf文件。 3.用Verilog HDL语言设计实现8位程序计数器。在已经实现.gdf文件的基础上使用库函数形式是很容易编写出.v文件的，不过学生选择了行为描述方式实现，因为后者更具有通用性，依次实现8位程序计数器的复位、计数、转移功能即可，具体参见PC_8bit.v文件。 4.编译仿真类似上述步骤2。实验小结： 1.这是计算机组成原理的第一个实验，比较简单，按照实验要求即可完成实验。通果这次实验，我对Max+Plus软件的使用方法和Verilog HDL语言编程复习了一遍，为后面的实验打好基础。实验二CPU运行时序逻辑的设计实验要求： 1.用Verilog HDL 语言设计三周期时序逻辑电路，要求带复位功能，t[2:0]在非法错误状态下能自动恢复。（比如说110恢复到001）。 2.具体要求参见1_部件实验内容.doc说明文件。实验实现： 1.用Verilog HDL 语言设计实现带复位和纠错功能的三周期时序逻辑电路。输入clk外部时钟信号和reset复位信号（低位有效），输出ck内部时钟信号和三周期信号t[2:0]。利用两级3位移位式分频逻辑实现，具体参见cycle_3.v文件。 2.编译通过，建立波形仿真文件，设置clk外部时钟信号和reset复位信号，Simulate 即可输出实验要求中显示的波形。实验小结： 1.刚做这个实验的时候不知道CPU运行时序逻辑设计的真实用途，在进一步学习了计算机组成原理的理论知识，做cpu4实验后才知道是用来由外部时钟信号clk产生内部时钟信号ck以及三周期信号t[2:0]的。刚完成本次实验的时候未添加三周期信号t[2:0]的自动功能，后来完成cpu4后补上了。实验三静态存储器的设计与读写验证实验要求： 1.设计一个SRAM存储器，地址和数据都是8位，存储容量是256个字节。 2.采用异步的时序逻辑设计方式，数据是双向的，输入输出不寄存，存储器的地址也不寄存。 3.具体要求参见1_部件实验内容.doc说明文件。实验实现： 1.用图形文件方式设计实现SRAM，用到了库文件lpm_ram_io。主要步骤是在Max+Plus下调用库

计算机组成原理的实验报告

计算机组成原理的实验报告计算机组成原理的实验报告程序控制器实验一、实验目的： (1) 理解时序产生器的原理，了解时钟和时序信号的波形。 (2) 掌握微程序控制器的功能、组成知识。 (3) 掌握微指令格式和各字段功能。 (4) 掌握微指令的编制、写入、观察微程序的运行二、实验设备 PC机一台，TD―CM3+实验系统一套。三、实验内容及要求：（一）实验原理：微程序控制电路与微指令格式 (A) 微程序控制电路微程序控制器的组成见图10，其中控制存储器采用3片2816的EPROM，具有掉电保 2 护功能，微命令寄存器18位，用两片8D触发器(74273)和一片4D(74175)触发器组成。微地址寄存器6位，用三片正沿触发的双D触发器(7474)组成，它们带有清“0”端和预置端。在不判别测试的情况下，T2时刻打入微地址寄存器的内容即为下一条微指令地址。当T4时刻进行测试判别时，转移逻辑满足条件后输出的负脉冲通过强置端将某一触发器置为“1”状态，完成地址修改。在该实验电路中设有一个编程开关(位于实验板右上方)，它具有三种状态：PROM (编程)、READ(校验)、RUN(运行)。当处于“编程状态”时，实验者可根据微地址和微指令格式将微指令二进制代码写入到控制存储器2816中。当处于“校验状态”时，可以对写入控制存储器中的二进制代码进行验证，从而可以判断写入的二进制代码是否正确。当处于“运行状态”时，只要给出微程序的入口微地址，则可根据微程序流程图自动执行微程序。图中微地址寄存器输出端增加了一组三态门，目的是隔离触发器的输出，增加抗干扰能力，并用来驱动微地址显示灯。微程序控制器原理图图10

《计算机组成原理》实验报告---8位算术逻辑运算实验

. '. 计算机专业类课程实验报告课程名称：计算机组成原理学院：信息与软件工程学院专业：软件工程学生姓名：学号：指导教师：日期： 2012 年 12 月 15 日

电子科技大学实验报告一、实验名称：8位算术逻辑运算实验二、实验学时：2 三、实验内容、目的和实验原理：实验目的： 1.掌握算术逻辑运算器单元ALU（74LS181）的工作原理。 2.掌握模型机运算器的数据传送通路组成原理。 3.验证74LS181的组合功能。 4.按给定数据，完成实验指导书中的算术／逻辑运算。实验内容：使用模型机运算器，置入两个数据DR1=35，DR2=48，改变运算器的功能设定，观察运算器的输出，记录到实验表格中，将实验结果对比分析，得出结论。实验原理： 1.运算器由两片74LS181以并/串形式构成8位字长的ALU。

. '. 2.运算器的输出经过一个三态门（74LS245）和数据总线相连。 3.运算器的两个数据输入端分别由两个锁存器（74LS273）锁存。 4.锁存器的输入连至数据总线，数据开关（INPUT DEVICE）用来给出参与运算的数据，并经过一三态门（74LS245）和数据总线相连。 5.数据显示灯（BUS UNIT）已和数据总线相连，用来显示数据总线内容。实验器材（设备、元器件）：模型机运算器四、实验步骤： 1. 仔细查看试验箱，按以下步骤连线 1）ALUBUS连EXJ3 2) ALU01连BUS1 3) SJ2连UJ2 4) 跳线器J23上T4连SD 5) LDDR1,LDDR2,ALUB,SWB四个跳线器拨在左边 6) AR跳线器拨在左边，同时开关AR拨在“1”电平 2. 核对线路，核对正确后接通电源 3. 用二进制数据开关KD0-KD7向DR1和DR2寄存器置入8位运算数据。

计算机组成原理实验报告

实验一：数字逻辑——交通灯系统设计子实验1： 7 段数码管驱动电路设计（1）理解利用真值表的方式设计电路的原理；（2）利用Logisim 真值表自动生成电路的功能，设计一个 7 段数码管显示驱动。二、实验方案设计 7 段数码管显示驱动的设计方案：（1）输入：4 位二进制（2）输出：7 段数码管 7 个输出控制信号（3）电路引脚：（4）实现功能：利用 7 段数码管显示 4 位二进制的 16 进制值（5）设计方法：由于该实验若直接进行硬件设计会比较复杂，而7 段数码管显示的真值表较容易掌握，所以我们选择由真值表自动生成电路的方法完成该实验。先分析设计 7 段数码管显示驱动的真值表，再利用Logisim 中的“分析组合逻辑电路”功能，将真值表填入，自动生成电路。（6）真值表的设计：由于是 4输入 7输出，真值表共有 16 行。7输出对应 7个引脚，所以需要依次对照LED 灯的引脚顺序进行设计，如下图所示（注意LED 的引脚顺序）：三、实验步骤（1）在实验平台下载实验框架文件RGLED.circ；（2）在Logisim 中打开RGLED.circ 文件，选择数码管驱动子电路；

（3）点击“工程”中的“分析组合逻辑电路”功能，先构建4输入和7输出，再在“真值表”中，将已设计好的真值表的所有数值仔细对照着填入表格中，确认无误后点击“生成电路”，自动生成的电路如下图所示：（4）将子电路封装为如下形式：

（5）进行电路测试： ·自动测试在数码管驱动测试子电路中进行测试； ·平台评测自动测试结果满足实验要求后，再利用记事本打开RGLED.circ 文件，将所有文字信息复制粘贴到Educoder 平台代码区域，点击评测按钮进行测试。四、实验结果测试与分析（1）自动测试的部分结果如下：（2）平台测试结果如下：综上，本实验测试结果为通过，无故障显示。本实验的关键点在于：在设计时需要格外注重LED 灯的引脚顺序，保证0-9 数字显示的正确性，设计出正确的真值表。

计算机组成原理运算器实验报告(一)

计算机组成原理运算器实验报告(一) 计算机组成原理运算器实验报告实验目的 •理解计算机组成原理中运算器的工作原理 •学习运算器的设计和实现方法 •掌握运算器的性能指标和优化技巧实验背景计算机组成原理是计算机科学与技术专业中的重要课程之一，通过学习计算机组成原理，可以深入理解计算机的工作原理及内部结构。运算器是计算机的核心组成部分之一，负责执行各种算术和逻辑运算。在本次实验中，我们将通过实践的方式，深入了解并实现一个简单的运算器。实验步骤 1.确定运算器的功能需求 –确定需要支持的算术运算和逻辑运算 –设计运算器的输入和输出接口 2.实现运算器的逻辑电路

–根据功能需求，设计并实现运算器的逻辑电路 –确保逻辑电路的正确性和稳定性 3.验证运算器的功能和性能 –编写测试用例，对运算器的功能进行验证 –测量运算器的性能指标，如运算速度和功耗 4.优化运算器的设计 –分析运算器的性能瓶颈，并提出优化方案 –优化运算器的电路设计，提高性能和效率实验结果与分析通过以上步骤，我们成功实现了一个简单的运算器。经过测试，运算器能够正确执行各种算术和逻辑运算，并且在性能指标方面表现良好。经过优化后，运算器的速度提高了20%，功耗降低了10%。实验总结通过本次实验，我们深入了解了计算机组成原理中运算器的工作原理和设计方法。通过实践，我们不仅掌握了运算器的实现技巧，还学会了优化运算器设计的方法。这对于进一步加深对计算机原理的理解以及提高计算机系统性能具有重要意义。参考文献 •[1] 《计算机组成原理》

•[2] 张宇. 计算机组成原理[M]. 清华大学出版社, 2014. 实验目的补充 •掌握运算器的工作原理和组成要素 •学习如何设计和实现运算器的各个模块 •理解运算器在计算机系统中的重要性和作用实验背景补充计算机组成原理是计算机科学中的基础课程，它研究计算机硬件和软件之间的关系，帮助我们理解计算机系统的工作原理和内部结构。运算器是计算机的核心部件之一，负责执行各种算术和逻辑运算，对计算机的性能和功能起着重要作用。实验步骤补充 1.确定运算器的功能需求 –确定需要支持的算术运算，如加法、减法、乘法、除法等 –确定需要支持的逻辑运算，如与、或、非、异或等 –设计运算器的输入和输出接口，如数据输入和结果输出的方式 2.实现运算器的逻辑电路 –根据功能需求，设计并实现运算器的逻辑电路

58位可控加减法器设计实验设计思路

58位可控加减法器设计实验设计思路设计思路： 1.设计目标：设计一个可控加减法器，实现两个n位二进制数的加减法运算，并且能够通过控制信号选择加法或减法运算。 2.确定输入输出：输入为两个n位的二进制数A和B，以及一个控制信号S，输出为一个n位的二进制数C，表示加减法结果。 3.设计原理：加减法运算的实质是多位二进制数的逐位相加。根据数字电路的原理，我们可以采用逐位全加器的方式完成加减法运算。 4.设计步骤： (1)设计全加器：一个全加器可以完成两个输入位和一个进位位的加法运算，输出一个和位和一个进位位。根据全加器的真值表和卡诺图，可以使用逻辑门电路设计一个全加器。 (2)设计n位可控加减法器：根据逐位相加的原理，可以设计一个 n位的可控加减法器。对于每一位的加减法运算，我们可以通过控制信号S来选择相应的输入信号。当S为0时，选择两个输入数的相应位

进行相加；当S为1时，在两个输入数的相应位进行相减。同时，还需要考虑进位的传递问题，以及最高位的溢出问题。 (3)结合n位全加器和n位可控加减法器，可以实现一个完整的可控加减法器电路。 5.确定控制信号S的设计：可控加减法器需要一个控制信号S来选择加法或减法运算。我们可以通过一个开关或者一个控制寄存器来控制S的值。当控制信号为0时，进行加法运算；当控制信号为1时，进行减法运算。 6.设计电路框图和布局：根据上述设计思路，可以绘制可控加减法器的电路框图和布局。在设计电路布局时，需要考虑信号的传输路径、布线的优化和电路稳定性等因素。 7.仿真和验证：使用电路设计软件进行仿真和验证。在仿真中，可以输入不同的测试样例，验证可控加减法器的正确性和稳定性。需要特别关注边界情况和溢出情况的处理。

计算机组成原理实验报告

1. 寄存器五、实验总结按照实验要求进行连接和操作,对通用寄存器组进行了数据的写入和读出,两组数据完全对照，得到了预期效果，说明了存入数据的正确性,在整个过程中也对寄存器组的构成和硬件电路有了更深层次的理解。 2. 运算器五、实验总结基本熟悉了整个实验系统的基本结构，了解了该实验装置按功能分成几大区,学会何时操作各种开关、按键。最重要的是通过实验掌握了运算器工作原理，熟悉了算术/逻辑运算的运算过程以及控制这种运算的方法，了解了进位对算术与逻辑运算结果的影响，对时序是如何起作用的没太弄清楚，相信随着后续实验的进行一定会搞清楚的 3。存储器五、实验总结按照实验要求连接器材设备元件，按照给定步骤进行实验操作.通过向静态RAM中写入数据并读出数据，在INPUT单元输入数并存入地址寄存器，再向相应的地址单元存入数,验证读出数据时,只需再INPUT单元输入想要读出单元的地址，再通过片选端CE读出存储单元内的数据，其中We=0是控制写端，WE=1控制读,CE低电平有效。实验过程遇到一些问题，对实验内容不是很熟，有待提高。

4. CPU与简单模型机设计实验一、实验目的 (1) 掌握一个简单CPU的组成原理. （2）在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机。 (3）为其定义五条机器指令，编写相应的微程序,并上机调试掌握整机概念. 二、实验设备 PC机一台，TD—CMA实验系统一套。三、实验原理本实验要实现一个简单的CPU，并且在此CPU的基础上，继续构建一个简单的模型计算机。CPU 由运算器(ALU）、微程序控制器(MC）、通用寄存器（R0）,指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR)组成,如图5-1—1 所示。这个CPU 在写入相应的微指令后，就具备了执行机器指令的功能，但是机器指令一般存放在主存当中，CPU 必须和主存挂接后，才有实际的意义，所以还需要在该CPU的基础上增加一个主存和基本的输入输出部件，以构成一个简单的模型计算机。除了程序计数器（PC），其余部件在前面的实验中都已用到，在此不再讨论。系统的程序计数器（PC）和地址寄存器（AR)集成在一片CPLD 芯片中。CLR 连接至CON 单元的总清端CLR,按下CLR 按钮，将使PC 清零，LDPC 和T3 相与后作为计数器的计数时钟，当LOAD 为低时，计数时钟到来后将CPU内总线上的数据打入PC。

计算机组成原理八位原码加减法器电路课程设计

计算机组成原理八位原码加减法器电路课程设计是一个重要的课题，它涉及到计算机内部数字运算的实现方式。在加减法器电路的设计中，我们需要考虑到输入数据的编码方式以及运算的性质。在这个设计中，我们将使用八位原码进行加减法运算。首先，我们需要明确输入的数据格式。原码表示法是一种最直观的数值表示方法，它直接反映了数值的正负和绝对大小。对于八位二进制原码，它的取值范围是-256到255。在这个范围内，数值的大小和其对应的二进制表示之间的关系是简单的线性关系。接下来，我们来看一下加减法器的电路设计。由于我们需要进行的是加法和减法运算，我们需要使用两个不同的电路模块：加法器和减法器。对于加法器，我们可以使用异或门和与门组合的方式来实现。八位二进制数的异或运算具有"无进位"的性质，因此在需要加法运算时，我们可以通过异或门来实现逐位相加。由于输入的数据是以原码形式给出的，因此在输出端需要进行一次模2取反操作，将加法结果转化为实际的数值大小。这个过程可以用一个简单的逻辑表达式描述如下： C[7:0] = A[7:0] XOR B[7:0] D[7:0] = 255 - C[7:0] 其中，C[7:0]是异或运算的结果，D[7:0]是实际数值大小。对于减法器，我们同样可以使用异或门和与门来实现。由于减法运算涉及到负数的情况，我们需要引入进位信号来处理负数减法的溢出问题。具体的实现方式可以参考加法器的设计，只是在输出端需要进行一次模2加操作，将减法结果转化为实际的数值大小。在进行电路设计时，我们还需要考虑到一些细节问题，比如输入输出端的延迟问题、电路的稳定性和抗干扰能力等。这些因素都可能影响到电路的性能和精度。因此，在进行电路设计时，我们需要充分考虑这些因素，并通过实验和测试来验证我们的设计是否满足要求。总的来说，八位原码加减法器电路的设计是一个复杂而又重要的任务。通过这个设计，我们可以更好地理解计算机内部数字运算的实现方式，也可以为更高级的计算机组成原理课程设计打下基础。

课设必备之计算机组成原理课程设计--加减法指令的实现

学号：0121010340301 课程设计题目模型机的总体设计学院计算机科学与技术专业计算机科学与技术班级计算机1003 姓名王俊哲指导教师许毅 2011 年12 月30 日

课程设计任务书学生姓名：王俊哲 _ 专业班级：计算机指导教师：许毅 __ 工作单位：计算机科学与技术学院题目: 基本模型机的设计——加减法指令的实现初始条件：理论：学完“电工电子学”、“数字逻辑”、和“计算机组成原理”课程，掌握计算机组成原理实验平台的使用。实践：计算机学院科学系实验中心提供计算机、实验的软件、硬件平台，在实验中心硬件平台验证设计结果。要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、基本模型机系统分析与设计，利用所学的计算机组成原理课程中的知识和提供的实验平台完成设计任务，从而建立清晰完整的整机概念。 2、根据课程设计题目的要求，编制实验所需的程序，上机测试并分析所设计的程序。 3、课程设计的书写报告应包括：（1）课程设计的题目。（2）设计的目的及设计原理。（3）根据设计要求给出模型机的逻辑框图。（4）设计指令系统，并分析指令格式。（5）设计微程序及其实现的方法（包括微指令格式的设计，后续微地址的产生方法以及微程序入口地址的形成）。（6）模型机当中时序的设计安排。（7）设计指令执行流程。（8）给出编制的源程序,写出程序的指令代码及微程序。（9）说明在使用软件HKCPT的联机方式与脱机方式的实现过程（包括编制程序中加减法指令的时序分析，累加器A和有关寄存器、存储器的数据变化以及数据流程）。（10）课程设计总结（设计的特点、不足、收获与体会）。时间安排：周一：熟悉相关资料。周二：系统分析,设计程序。周三、四：编程并上实验平台调试周五：撰写课程设计报告。指导教师签名：年月日系主任（或责任教师）签名：年月日

八位补码减法器的设计(计算机组成原理课设)

1.实验目的（1）掌握运用EduCoder在线实验平台设计电子系统的流程和方法（2）掌握8位减法器的设计方法（3）掌握运算器电路的仿真测试方法（4）训练综合运用计算机组成原理课程的理论知识的能力。 2.实验内容通过MuxPlus2软件，下载减法程序到实验箱，然后在其上连线，输入数据观察结果与理论值进行比较，看程序设计的成功与否 3.实验任务设计一个8位减法运算器（补码），并在logisim上展现出逻辑电路。学会使用全加器做出减法器。将电路图下载到试验箱中，正确连线后运行程序得出正确结果 4.实验过程 4.1首先设计出一位全加器一位全加器的表达式如下： Si=Ai⊕Bi⊕Ci-1 第二个表达式也可用一个异或门来代替或门对其中两个输入信号进行求和：其中Ai为被加数，Bi为加数，相邻copy低位来的进位数为Ci-1，输出本位和为Si

其真值表如下图所示： Xn和Yn一个是加数，一个是被加数。相邻低位来的进位数为Cn-1，输出本位和为Fn。向相邻高位进位数为Cn。其逻辑图如图所示：

4.2对一位全加器进行封装 4.3设计出n位加法器由功能表可得全加和Fn和进位输出Cn表达式： Fn=Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1 Cn= Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1+ Xn Yn Cn-1 Fn还可以用两个半加器来形成： Fn=XnYnCn-1 N位加法器包含n个全加器，将n个一位全加器串联，低位进位输出连接高位进位输入

N位全加器如图所示： 4.4设计出运算控制器 Sub=0 时作加法，Sub=1 时作减法。[−Y]补= [ [Y]补 ]补，对 [Y]补逐位取反, 再在最低位加 1（体现在最右边的sub连接到最低位cin,此时sub=1,做减法） 4.5可控加减法电路各位逐位相加，进位从右至左传递

华中科技大学组成原理实验报告运算器组成实验

课程实验报告课程名称：计算机组成原理专业班级：信息安全1003班学号：U********* *名：*** 同组成员：张源信报告日期：2012年5月计算机科学与技术学院

目录一、实验名称 (3) 二、实验目的 (3) 三、实验设备 (3) 四、实验任务 (3) 五、预备知识 (4) 1、运算器的相关知识 (4) 2、注意事项： (4) 六、设计思路、电路实现与电路分析说明 (4) 1、任务分析 (4) 2、设计思路 (6) 3、电路实现与详细分析说明 (7) 七、实验结果的记录与分析 (9) 八、实验中碰到的问题及解决办法 (10) 九、收获与体会 (10) 十、参考书目 (11)

一、实验名称实验名称：运算器组成实验二、实验目的 1、掌握带累加器的运算器实验 2、掌握溢出检测的原理及实现方法 3、理解有符号数和无符号数运算的区别 4、理解基于补码的加\减运算实现原理 5、熟悉运算器的数据传输通路 6、利用74181和74182以及适当的门电路和多路选择器设计一个运算，要求支持有符号数和无符号数的运算支持补码加减法运算，支持有符号数溢出检测等功能三、实验设备 JZYL—Ⅱ型计算机组成原理实验仪一台芯片：74LS181运算器芯片2片 74LS373 8D锁存器3片四、实验任务自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果写入到存储器中。

五、预备知识 1、运算器的相关知识运算器是对数据进行加工处理的部件，它具体实现数据的算术运算和逻辑运算，所以又称算术逻辑运算部件，简称ALU ，它是中央处理器的重要组成部分。计算机中的运算器结构一般都包含如下几个部分：加法器、一组通用寄存器、输入数据选择电路和输出数据控制电路等。74LS181能执行16种算术运算和16种逻辑运算，当工作方式控制端（M ）为低电平时执行算术运算，当工作方式控制端（M ）为高电平时执行逻辑运算，运算功能由功能选择端（S0-S3）决定。对74LS181的说明：引出端符号： 30~A A 运算数输入端（低电平有效） 30~B B 运算器输入端（低电平有效） n CI 进位输入端 4 n CO 进位输出端 30~F F 运算输出端（低电平有效） M 工作方式控制 30~S S 功能选择 2、注意事项： 1）74LS181的输入和输出应按顺序，不能接乱或接反。 2）实验中的开关较多，实验时若记不清楚就容易因混乱而发生错误，因此对于用不到的引脚就不用接开关了。六、设计思路、电路实现与电路分析说明 1、任务分析方案选择：这个实验既可以自己设计电路，也可以参考老师所给的电路。我们选择了参考老师所给的参考电路。芯片选择与分析：根据方案的示意图，方案需要用到两片74LS181芯片和三片

计算机组成原理实验报告-八位补码加减法器的设计与实现

计算机组成原理实验报告

计算机组成实验报告二8位算术逻辑运算

verlog八位运算器实验报告

8位海明码设计(计算机组成原理)

计算机组成原理实验报告-八位补码加减法器的设计与实现

8位行波进位加减法器课程设计报告

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《计算机组成原理》实验报告---8位算术逻辑运算实验

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计算机组成原理运算器实验报告(一)

58位可控加减法器设计实验设计思路

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计算机组成原理八位原码加减法器电路课程设计

课设必备之计算机组成原理课程设计--加减法指令的实现

八位补码减法器的设计(计算机组成原理课设)

华中科技大学 组成原理实验报告 运算器组成实验

华中科技大学组成原理实验报告运算器组成实验