锁相环滤波器的设计
创新课题设计报告
题 目：
锁相环路滤波器的设计
南昌航空大学信息工程学院
20 11 年 10 月 26日
姓 名： 梁勇 专 业： 通信工程
班级学号： 08042135 指导教师： 刘敏
通信工程专课程设计任务书
20 10－20 11 学年第 2 学期第 1 周－ 20 周
题目锁相环滤波器的设计
内容及要求
抑制鉴相器输出电压中的载频分量和高频噪声，降低由压控振荡器控制电压不纯而引起的寄生输出。采用无源滤波器可以达到电路结构简单、低噪声、高稳定度的目的。由于上次设计的无源滤波器仿真效果不理想，老师让我们改做有源滤波器。
学生姓名：梁勇
指导时间指导地点：E楼 408 室任务下达20 11年 6月 13 日任务完成2011年 7 月 8 日
考核方式 1.评阅□ 2.答辩□ 3.实际操作□ 4.其它□
指导教师刘敏系（部）主任
注：1、此表一组一表二份，课程设计小组组长一份；任课教师授课时自带一份备查。
2、课程设计结束后与“课程设计小结”、“学生成绩单”一并交院教务存档。
摘要
滤波器在通信中经常用到的一个模块，具有成熟的设计理论，一个好的滤波器能让整个电路的效果更为清晰、直观，因而对信号的要求直接体现在滤波器上。滤波效果影响到整个电路的好坏，不同功能的滤波器能让信号跟着要求走，使设计理想。
此次设计的二阶有源低通滤波器能够过滤不需要的载频分量和高频噪声，可以有效
的抑制压控震荡引起的寄生输出。
关键字：滤波器效果有源
目 录
第一章 题目要求与方案论证 (5)
1.1 题目要求 (5)
1.2 方案论证 (5)
1.3 工作原理 (6)
第二章 电子线路设计与仿真 (8)
2.1 设计思路 (8)
2.2 参数选择 (8)
2.2 二阶有源低通滤波器 (8)
第三章 结果与分析 (10)
第四章 心得体会 (12)
参考文献 (13)
附录 芯片资料 (14)
第一章题目要求与方案论证
1.1题目要求
抑制鉴相器输出电压中的载频分量和高频噪声，降低由压控振荡器控制电压不纯而引起的寄生输出。采用无源滤波器可以达到电路结构简单、低噪声、高稳定度的目的。由于上次设计的无源滤波器仿真效果不理想，老师让我们改做有源滤波器。
设计二阶有源低通滤波器。要求截止频率f0=1000HZ；通带内电压放大倍数A0=15，品质因数Q=0.707。分析电路工作原理，设计电路图，列出电路的传递函数，正确选择电路中的参数。
1.2 方案论证
（1）：对信号进行分析与处理时, 常常会遇到有用信号叠加上无用噪声的问题, 这些噪声有的是与信号同时产生的, 有的是传输过程中混入的。因此, 从接收的信号中消除或减弱干扰噪声, 就成为信号传输与处理中十分重要的问题。根据有用信号与噪声的不同特性, 消除或减弱噪声,提取有用信号的过程称为滤波, 实现滤波功能的系统称为滤波器。
滤波器分为无源滤波器与有源滤波器两种：
①无源滤波器:
由电感L、电容C及电阻R等无源元件组成
②有源滤波器:
一般由集成运放与RC网络构成，它具有体积小、性能稳定等优点，同时，由于集成运放的增益和输入阻抗都很高，输出阻抗很低，故有源滤波器还兼有放大与缓冲作用。利用有源滤波器可以突出有用频率的信号，衰减无用频率的信号，抑制干扰和噪声，以达到提高信噪比或选频的目的，因而有源滤波器被广泛应用于通信、测量及控制技术中的小信号处理。
从功能来上有源滤波器分为：
锁相环设计
锁相环测量简述 一、锁相环路的基本工作原理 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。 锁相环路的基本方框图 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。 如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。 环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。 二、环路部件的测量 I.鉴相器特性的测量 鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。 鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。
全数字锁相环毕业设计终稿
安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
PLL(锁相环)电路原理及设计 [收藏]
PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。
锁相环电路设计
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
全数字锁相环的设计
全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。
图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器
环路滤波器
环路滤波器 环路滤波器有有源的和无源的。无源的由线性元件电阻，电容组成。有源的由上述线性元件和运算放大器组成。运放可以改善环路滤波器性能。 A.分析方法 ★★时域分析(解微分方程) ⊙数学模型 ⊙时域采用算符 ⊙表示方法 ★★复频域分析(拉氏变换方法) ⊙数学模型 ⊙拉氏算符 S ⊙表示方法把时域中算符P用S代之。 ★★频域分析 若任意线性系统在输入信号源作用下,其系统达到稳定状态时传递函数将算符S用jω表示,即可得到频域中频响特性。 请注意! 研究系统或锁相环路的线性性能时,算符P,S,jω之间可相互代换,否则不行。 B.实际环路滤波器
通常电容C取1～10μF,电阻R 1比R 2 大10～100倍。 ★★ RC积分滤波器 ⊙电路 ⊙传递函数 ⊙RC积分型滤波器对于足够高的频率,φ趋于90°,其输出电压 近似与输 入电压积分成比例,所以称作RC积分型滤波器。 ⊙从相位特性看,它又具有相位延时特性,所以称延迟网络。 ★★ RC比例积分滤波器 ⊙电路
⊙传递函数 它与RC 积分滤波器主要区别在于： 1).在高频范围内，输入、输出电压关系保持一个固定的比例常数 。 φ渐近于0°。 2).有两个时间常数可供调整,调整方便,在锁相环中得到广泛应用。 ⊙实例电路 ※例一 ΘL q ,CL q 为1MHz,谐振频率支路对低频相 当于开路。 ΘL 对1KHz 其阻抗X L =13Ω,对低频相当 于短路。 即L 、R 2是滤除高频分量的。 ΘR 1,R 3,C 构成RC 比例积分滤波器。 ※例二 Θ稳定某微波振荡频率使用RC 比例积分滤 波器 ※例三 组合滤波器(二阶环路滤波器)
锁相环电路
手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率
全数字锁相环的设计
全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。
图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器
matlab的costas环载波恢复,环路滤波器系数有推导
fs = 50e6; %采样频率 ts = 1/fs; num = 2e6; %数据长度 SNR = -15; real_fc = 10000500; %实信号频率 data = sin(2*pi*real_fc*(0:num-1)*ts+pi/4)+sqrt(10^(SNR/10))*randn(1,num); %科斯塔斯环的输入信号fc = 10000000; %本地频率 n = fs/10000; %累积时间为0.1ms nn = [0:n-1]; nf = floor(length(data)/n);% 将输入数据分成1ms的多个数据块 wfc = 2*pi*fc; %本地信号 phi_prv = 0; temp = 0; frame = 0; carrier_phase = 0; phase = 0; %环路滤波器的参数 c1=1203.9*1.5; c2=16.22*1.5; %数据率为4kbps,1bit数据采样点数为12.5K，每5K个点累加一次，相当于4个数据累加清零一次， %w=0.01*4K,T=1/4K,k0=2*pi*T*fs/2^32,c1=2*0.707*w*T/k0,c2=(wT)^2/k0, for frame=1:nf % 产生本地的sin和cos函数 expcol = exp(j*(wfc*ts*nn+phase)); sine = imag(expcol); cosine = real(expcol); x = data((1:n)+((frame-1)*n)); %将数据转换到基带 x_sine = x.*sine; x_cosine = x.*cosine; Q = sum(x_sine); %经过滤波器 I = sum(x_cosine); phase_discri(frame) = atan(Q/I); %得到锁相环的输入 %锁相环 dfrq = c1*phase_discri(frame)+temp; %经过环路滤波器 temp = temp+c2*phase_discri(frame); wfc = wfc-dfrq*2*pi; %改变本地频率 dfrq_frame(frame) = wfc;
锁相环应用电路仿真
高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日
锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。
图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。
基于FPGA的数字锁相环的设计
目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)
全数字锁相环毕业设计终稿
大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011 年9 月 导师：吴秀龙职称/学位：教授/博士 导师所在单位：大学电子信息工程学院 完成时间：2015 年 5 月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
基于Matlab的数字锁相环的仿真设计
基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流
锁相环设计与MATLAB仿真
本科毕业设计论文 题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术 学生姓名何鹏 指导教师李立欣 毕业时间2010年6月
毕业 任务书 一、题目 《锁相环设计与MATLAB 仿真》 二、指导思想和目的要求 在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。 三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。 四、进度和要求 第3~5 周：查阅和整理资料文献，确定研究模型和研究方向； 第6~8 周：分析模型，找出其中的缺陷； 第9~11 周： 提出更容易实现的结构，对该结构具体分析； 第11~13 周：整理资料进行论文撰写、装订并翻译英文文献； 第14~15 周： 论文评阅，答辩准备，答辩 五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清 译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明 等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计 论文
目录 中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)
全数字锁相环设计1
全数字锁相环设计1 全数字锁相环设计 锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中 获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的 技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。 锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为 各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要 采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现 的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程 可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及 D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环 的研究和应用得到了越来越多的关注。 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得 稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于 DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现 将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器 模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线 性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确 定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
数字锁相环原理 应用
数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i (t) 和本振信号（数字压控振荡器输出信号）u o (t) 分别 是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c (t)
加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。
锁相环
如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。各种电子产品潮水般涌现入各个领域。电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。 传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。这类的载波提取部件工作频率低，可靠性差。正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。 现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展 的结果。FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚， 并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。可编程逻辑器件的技术的高速发展。技术上使传统的“自下而上”的设计方法，变为一种新的“自顶向下”的设计方法，设计者可以利用计算机对系统进行方案设计和功能划分，系统的关键电路可以采用一片或几片专用的集成电路（ASIC）来实现，因而使系统的体积、重量减小，功耗降低，而且具有高性能、高可靠性和保密性好等有点。 本次毕设运用FPGA 进行实现，在技术上跟上了时代的发展。该设计过程中用到了Altera 公司的可编程逻辑器件EPM7064SLC44-10。这种芯片是Altera 公司生产的MAX7000系列。MAX7000系列是Altera 公司速度最快的高速可编程逻辑器件系列，是采用先进的CMOS EEPROM 技术制造的EPLD。MAX7000系列（包括MAX7000A、MAX7000E 和MAX7000S）的集成度为600～10000可用门，32～1024个宏单元，以及36～212个用户I/O 引脚。这些基于EEPROM 的器件能够提供快至4.5ns 的组合传输延迟，16位计数器工作频率可达192.3MHz。此外，MAX7000的输入寄存器的建立时间非常短，能提供多个系统时钟且由可编程的速度/功耗控制。MAX7000E 是MAX7000系列的增强型，具有更高的集成度。MAX7000S 器件也具有MAX7000E 期间的增强特性，通过工业标准四引脚JTAG 接口实现在 ------------------------------装 ---------------- 订----------------- 线 ----------------------------------