第章时序逻辑电路习题解答.docx
第九章习题参考答案
9-54所示，试分别画出原态为0 和原态9-1 对应于图9-1a 逻辑图，若输入波形如图
为 1对应时刻得Q和Q波形。
图 9-54 题 9-1 图
解得到的波形如题9-1 解图所示。
原态为 0：
原态为 1：
题 9-1 解图
9-2 逻辑图如图9-55 所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑
真值表，说明它们是什么类型的触发器。
解对于（ a）：由图可写出该触发器的输出与输入的逻辑关系式为：
Q R D Q
（ 9-1）
Q S D Q
a）b)
图 9-55 题 9-2 图
下面按输入的不同组合，分析该触发器的逻辑功能。
(1)R D＝1、 S D＝0
若触发器原状态为 0，由式 (9-1) 可得Q＝ 0、Q＝ 1；若触发器原状态为 l ，由式 (9-1) 同样可得 Q ＝0、 Q ＝1。即不论触发器原状态如何，只要R D＝1、S D＝0，触发器将置
成0态。
(2)R D=0、 S D＝l
用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、 Q ＝0，即触发器被置成 1 态。
(3)R D=S D＝0
按类似分析可知，触发器将保持原状态不变。
(4)R D＝S D＝1
两个“与非”门的输出端 Q 和 Q 全为0，这破坏了触发器的逻辑关系，在两个输入信
号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1 所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（ a）的逻辑符号所示。
对于（ b）：此图与（ a）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝ 1 时的功能与（ a）相同，真值表与表9-1 相同；而在CP＝ 0 时相当于（ a）中（ 3）的情况，触发器保持原状态不变。逻辑符号见题9-2（ b）逻辑符号。这是一类同步RS 触发器。
R D S D Q
100
011
00
表 9-1题 9-2（ a）真值表不变
11不定
题 9-2（a）的逻辑符号题 9-2 （b）逻辑符号
9-3出对应的同步 RS 触发器的原状态为
Q 和Q波形。
1，R、S 和CP端的输入波形如图9-56所示，试画
图 9-56 题 9-3 图
解波形如题9-3 解图所示。
题 9-3 解图
9-4 设触发器的原始状态为 0，在图 9-57 所示的 CP、J、K 输入信号激励下，试分别画出TTL 主从型 JK 触发器和 CMOS JK 触发器输出 Q 的波形。
图 9-57 题 9-4 图
解波形如题 9-4 解图所示。（注意 TTL 型 JK 触发器是 CP 脉冲下降沿触发，而 CMOS 型 JK 触发器是 CP 脉冲上升沿触发。）
图 6－8 习题 6－4 图
TTL ：
CMOS ：
题 9-4 解图
9-5 设 D 触发器原状态为 0 态，试画出在图 9-58 所示的 CP、 D 输入波形激励下的输出波形。
图 9-58 题 9-5 图
解波形如题9-5 解图所示。
题 9-5 解图
9-6
已知时钟脉冲
CP 的波形如图 9-7 所示，试分别画出图
9-59 中各触发器输出端 Q
的波形。设它们的初始状态均为
0。指出哪个具有计数功能。
a) b) c)
d)
e) f)
图 9-59 题 9-6 图
解 图 9-59（ a ）～（ d ）中没有与外电路相连接的
J 、K 端，处于置空状态，相当于
接高电平。
（ a ）首先 J
1 ，K Q 1，触发器在第一个 CP 脉冲下降沿翻转， Q
1，Q 0。
此后则有 J
1
Q 0 ，触发器保持高电平。
， K
（ b ） J Q
0， K 1 ，触发器保持 0 状态
（ c ） J
K
1，触发器每来一个 CP 脉冲，翻转一次。
（ d ） J
Q
1， K
1，第一个 CP 脉冲使触发器翻转， Q 1 ， Q 0 ，此时有
J Q 0 ， K
1，第二个 CP 脉冲使触发器回到初始状态。第三、四个脉冲又重复上
述过程。
（ e）D Q 1，触发器在第一个CP 脉冲上升沿翻转，Q 1， Q0 ，此时
D Q 0，触发器在第二个脉冲回到初始状态，此后又将重复上述过程。
（ f ） D＝ 0，触发器始终保持0 状态。
各触发器输出端 Q 的波形如题 9-6 解图所示。由图可见，（ c）、（ d）、（ e）三个触发器具有计数功能。
CP
（a）
（b）
（c）
（d）
（e）
（f ）
题 9-6 解图
9-7 分别说明图9-60 所示的 D→ JK 、 D→ T′触发器的转换逻辑是否正确。
a)b)
图 9-60题 9-7图
解已知 D 触发器的状态方程为Q n 1 D ，下面只需判断图中触发器输入端 D 的逻辑表达式是否满足其所要转换的触发器的状态方程。
（ a）在图 9-60（ a）中，
Q n 1 D JQ n ? KQ n JQ n KQ n
不满足 JK 触发器的状态方程Q n 1JQ n K Q n，所以这种转换逻辑不正确。
（ b）在图9-60（b）中，
Q n 1D Q n
满足 T 触发器的状态方程为Q n 1Q n，所以这种转换逻辑是正确的。
9-8 分别说明图9-61 所示的 JK→D、 JK→ RS 触发器的转换逻辑是否正确。
a)b)
图 9-61题9-8图
n 1n n
解已知 JK 触发器的状态方程为Q JQ K Q ，下面只需判断图中触发器输入
端 J、 K 的逻辑表达式是否满足其所要转换的触发器的状态方程。
（a）在图 9-61（ a）中，
J D ，K D
Q n 1JQ n K Q n DQ n DQ n D (Q n Q n ) D
满足 D 触发器的状态方程Q n1 D ，所以这种转换逻辑是正确的。
（ b）在图 9-61 （ b）中，
J S ，K SR
Q n 1JQ n K Q n SQ n SRQ n SQ n( S R)Q n S RQ n
满足 RS 触发器的状态方程为Q n1S RQ n，所以这种转换逻辑是正确的。
9-9 在图9-62 所示的逻辑电路中，试画出Q1和 Q2端的波形，时钟脉冲的波形CP
如图 9-7 所示。如果时钟脉冲的频率是4000Hz ，那么 Q1和 Q2波形的频率各为多少？设
初始状态 Q1=Q 2=0。
图 9-62 题 9-9 图
解对于图中的两个 JK 触发器，都是 J=K=1 ，每来一个 CP 脉冲，触发器翻转一次，而右面触发器的 CP 脉冲来自于左面触发器的输出，所以得到如题 9-9 解图所示的波形。由图
中可以看出， Q1的频率是CP的1/2，Q2的频率又是 Q1的1/2，所以 Q1的频率为2000Hz，Q2的频率为1000Hz。
题 9-9 解图
9-10 根据图 9-63 所示的逻辑图及相应的 CP、 R D和 D 的波形，试画出 Q1端和 Q2端的输
出波形，设初始状态 Q1=Q 2=0。
a)b)
图 9-63 题 9-10 图
解图中 R D和 S D是触发器的置0和置 1 端，
低电平有效。Q1的状态根据 D 触发器的输
入端 D 的状态而变化， CP 脉冲上升沿触发。
JK 触发器的输入端J Q1，K1，CP脉
冲下降沿触发。依此画出的Q1端和 Q2端波
形如题 9-10 解图所示。
题 9-10 解图
9-11 电路如图9-64 所示，试画出 Q1和 Q2的波形。设两个触发器的初始状态均为0。
a)b)
图 9-64 题 9-11 图
解 JK 触发器的 K 端处于置空状态，相当于高电平，K＝1。J Q2， D Q1。
首先， D Q 1 ，当第一个
CP 脉冲的上升沿到来时，
D
触发器翻转为，此时Q
2 1
，
11
J Q21，下降沿到来时，JK触发器翻转为1， Q11，D Q10，第二个 CP 脉
冲的上升沿使 D 触发器又翻转为0，Q20，J Q20 ，下降沿又使JK 触发器翻转为 0，回到初始状态。以后重复此过程。得到的波形如题9-11 解图所示。
题 9-11 解图
9-12 图 9-65 所示电路是一个可以产生几种脉冲波形的信号发生器。试对应时钟脉冲CP 的波形，画出F1、 F2、 F3三个输出端的波形。设触发器的初始状态为0。
图 9-65 题 9-12 图
解首先 J Q 1， K Q 0 ，触发器在第一个CP 脉冲下降沿翻转为1， Q＝ 1，此时 J Q 0， K Q 1，第二个CP 脉冲下降沿到来时触发器又翻转为0，回到初始状态，以后重复此过程。得到Q 的波形如题9-12 解图所示。由图9-65 可得到 F1、 F2、F3三个输出端的逻辑表达式为：
F1Q
F2Q ?CP
F3Q ?CP
据此可画出其波形如题9-12 解图所示。
题 9-12 解图
9-13 试画出由CMOS D 触发器组成的四位右移寄存器逻辑图，设输入的 4 位二进制数码为 1101，画出移位寄存器的工作波形。
解由 CMOS D 触发器组成的四位右移寄存器逻辑图如题9-13 解图（ a）所示。
题 9-13 解图（ a）四位右向移位寄存器逻辑图
输入 4 位二进制数码为 1101 时，这种移位寄存器是按照从低位到高位逐位传送的，工
作波形如题 9-13 解图（ b）所示。
题 9-13 解图（ b）移位寄存器的工作波形
9-14 图 9-66 是一个自循环移位寄存器逻辑图，触发器初始状态为100，在 CP 端连续输入 6 个时钟脉冲，用表格形式列出在 6 个时钟脉冲作用下 3 个触发器的状态变化。
图 9-66 题 9-14 图
解由图 9-66 可看出D0Q2， D1Q0，D2Q1，且各触发器使用同一个CP 脉冲，所以得到各触发器的输出为：
Q0n 1D0 Q2n， Q1n 1D1Q0n， Q2n 1D2Q1n
根据以上各式，可得到初始状态为100时各触发器的状态变化如表9-2 所示。
表 9-2 题 9-14 触发器状态变化表
CP Q2Q1Q0
0100
1110
2010
3011
4001
5101
6100
9-15 图 9-45 为同步五进制计数器的逻辑图，在CP 端输入计数脉冲后，列出它的状
态转换真值表，并画出工作波形图。
解由图可写出各触发器输入端的激励方程
J0Q2，K01
J1Q0，K1Q0
J2Q0Q1， K 2 1
将以上各式代入JK 触发器的特征方程即得计数器状态方程
n 1
Q0
n 1 Q1
n 1 Q2Q2n Q0n
n n n n Q0 Q1Q0 Q1
设初始状态为000，则可得到计数器的状态转换表如表9-3 所示，其工作波形如图题9-15 解图所示。
表 9-3 题 9-15 计数器状态变化表
CP Q2Q1Q0
0000
1001
2010
3011
4100
题 9-15 解图计数器工作波形
5000
9-16 图 9-67 是由 4 个 TTL 主从型 JK 触发器组成的一种计数器，通过分析说明该计数器的类型，并画出工作波形图。
图 9-67 题 9-16 图
解图中所示为异步计数器。计数脉冲CP 只加在最低位触发器 F0的 CP 端， F1的计
数脉冲来自F0的输出Q0， F2的计数脉冲来自 F1的输出Q1， F3的计数脉冲来自 F0的输出Q0。
下面写出各触发器输入端的激励方程
J01，K01
J1Q2 ?Q3Q2Q3，K11
J21，K21
J3Q1 ?Q2，K31
将上式代入JK 触发器的特征方程，得到计数器的状态方程
n 1
Q0
n 1 Q1
n 1 Q2
n 1 Q3Q0n
(Q2Q3 )Q1n Q2n
Q1n ? Q2n ? Q3n
输出端 B 的逻辑表达式为
B Q0 ?Q1 ?Q2 ?Q3
设计数器原状态为0000 ，根据以上分析得到计数器的状态转换表如表9-4 所示，工作波形如图题9-16 解图所示。由此看出，图9-67所示计数器为异步十进制减法计数器。
表 9-4 异步十进制减法计数器状态表
计数脉冲计数器状态等值十进输出
序号Q3 Q2 Q1Q0制数状态
0000001
1100190
2100080
3011170
4011060
5010150
6010040
7001130
8001020
9000110
10000001
题 9-16 解图计数器的工作波形
9-17 图 9-68 是由 3 个 TTL 主从型 JK 触发器组成的一种计数器，通过分析说明该计数器的类型，并画出工作波形图。
图 9-68题 9-17图
解各触发器使用同一个计数脉冲，所以该计数器为同步计数器。由图可写出各触发器输入端的激励方程
J 0Q1Q2，K01
J1Q0Q2， K1Q0 ?Q2 Q0 Q2
J 2Q0Q1， K2Q0
将以上各式代入JK 触发器的特征方程即得计数器状态方程
n 1
Q0
n 1 Q1
n 1 Q2Q1n Q2n ?Q0n
Q0n Q2n Q1n Q0n Q2n Q1 Q n Q n Q n Q n Q n 01202
设初始状态为000，则可得到计数器的状态转换表如表9-5 所示，其工作波形如题9-17 解图所示，可见该计数器为同步六进制加法计数器。
表 9-5 题 9-17计数器状态变化表
CP Q2Q1Q0
0000
1001
2010
3011
4100
5101 600题 9-17解图计数器工作波形
9-18 计数器电路如图9-31 所示，试分析其逻辑功能。
解该计数器为异步计数器。各触发器输入端的J 和 K 接到高电平“ 1”。
计数脉冲从最低位触发器F0
的 CP 端输入。每输入一个计数脉冲，0 F 的状态改变一次。低位触发器的 Q 端与相邻高位触发器的CP 端相连，每当低位触发器状态由０翻转
为１时，即 Q 端输出一个正跳变信号，使高位触发器翻转。
(图 9-31４位异步二进制减法计数器)
设计数器原状态为0000，当第 1 个计数脉冲输入后， F0的 Q0由 0 变为 l ，向 F1发出
计数脉冲，使 Q1
由０翻转为１，12发出计数脉冲，使2由０翻转为１，23
Q向 F Q Q向 F 发出计数脉冲，使Q3由０翻转为１，计数器的状态为1111；当第 2 个计数脉冲输入后，F 的 Q由1变为 0，Q没有正阶跃信号作用至 F的CP端，故F、F 、F 仍保持 1 状态，0001l23
计数器的状态为 1110；依此类推。当第 15 个计数脉冲输入后，计数器的状态为0001，第 16个计数脉冲输入，计数器的状态返回到0000。
计数器的状态转换表，如表9-6所示，波形如题9-18 解图所示。
题 9-18 解图 4 位二进制减法计数器的工作波形
表 9-6 4 位二进制减法计数器状态转换表
触发器状态触发器状态
计数脉冲序号对应十进制数计数脉冲序号对应十进制数
Q3 Q2 Q1 Q0Q
3
Q
2
Q Q
1 0
000000901019
11111110011010
21110211010111
31101312010012
41100413001113
51011514001014
61010615000115
710017
1600000（借位）810008
9-19 图 9-69 所示电路。试画出在图中时钟脉冲CP 作用下 Q0、Q0、Q1、Q1和输出ф1、ф2 的波形图，并说明ф1和ф2波形的相位差（时间关系）。
图 9-69 题 9-19 图
解图中各触发器均接成 T 触发器，每来一个计数脉冲，触发器的状态改变一次。输
出ф 1、ф 2 的逻辑表达式为
1Q
1
2Q
Q
1
Q
Q
1
可得到各输出的波形如题9-19 解图所示。由此波形可见， 1 和 2 的相位差为1/4个周期。
题 9-19 解图输出波形图
9-20 试列出图9-70 所示计数器的真值表，从而说明它是几进制计数器。设初始状态为 000。
图 9-70题 9-20 图
解触发器 F0和 F1的计数脉冲来自于同步时钟脉冲CP，而触发器F2的计数脉冲来自于 F1的输出端 Q1，所以该计数器为异步计数器。
J0Q1Q2，K01
J1Q0，K1Q0 ?Q2
J21，K21
将以上各式代入JK 触发器的特征方程即得计数器状态方程
Q0n 1Q1n Q2n ? Q0n
Q n 1Q n Q n Q n Q n Q n
101021
Q2n 1Q2n
当初始状态为 000 时计数器的状态转换表如表 9-7 所示，由表可见该计数器为七进制计数器。
表 9-7 题 9-20 计数器状态变化表
CP Q2Q1Q0
0000
1001
2010
3011
4100
5101
6110
7000
9-21 电路如图9-71 所示。设 Q A =1，红灯亮； Q B=1 ，绿灯亮； Q C=1 ，黄灯亮。试分析该电路，说明三组彩灯点亮的顺序。初始状态三个触发器的Q 端均为 0。
图 9-71 题 9-21 图
解图中电路为一个同步计数器。由图可写出各触发器输入端的激励方程
J A Q B，K A1
J B Q A Q C，K B 1
J C Q B，K C Q A
将以上各式代入JK 触发器的特征方程即得计数器状态方程
Q A n 1Q B n ? Q n A
Q B n 1(Q A n Q C n )Q B n
Q2n 1Q B n Q2n Q A n Q C n
设计数器的初始状态为000，则可得到其状态转换表如表9-8 所示。由表可以看出，三组彩灯点亮的顺序为红灯亮、绿灯亮、黄灯亮、全亮、全灭，依次循环。
表 9-8 题 9-21 计数器状态变化表
CP Q A Q B Q C对应彩灯状态
0000全灭
1100红灯亮
2010绿灯亮
3001黄灯亮
4111全亮
5000全灭
9-22 图 9-72 是一单脉冲输出电路，试用一片CT74LS112 型双下降沿JK 触发器（其引脚图见图9-72b）和一片CT74LS00 型四 2 输入与非门（其引脚图见图8-18b ）联接成该电路，画出接线图，并画出CP、Q1、 Q2、 F 的波形图。
a) 原理图b)管脚功能图
图 9-72 题 9-22 图
解联接成的电路如题9-22 解图（ a）所示。
题 9-22 解图（ a）接线图
实验3-1 时序逻辑电路设计
实验3 时序逻辑电路设计（1） 实验内容与步骤： 1.设计一个4路扭环计时器电路。 要求：计数器的状态每隔1S变换一次；利用LED1-LED4（低电平驱动）显示计数器。 实验步骤 1）新建工程文件夹； 2）启动Quartus II； 3）选择File->New Project Wizard，建立新工程； 4）要求：工程名与顶层实体名为johnson，器件选择“Cyclone”中的EP1C6Q240C8 5）File->New->Verilog HDL File建立Verilog设计文件； module johnson(clk,led); input clk；//输入时钟信号 output [3:0] led；//输出计数器计数状态，对应于开发板中的LED1-LED4，低电平点亮reg [3:0] led 6）选择Processing->Start->Start Analysis&Elaboration对源程序进行语法分析；6）选择Processing->Start->Start Analysis&Synthesis进行电路综合； 7）选择Tools->Netlist Viewers->RTL Viewer，查看综合后得到的电路； 8）选择Assignments->Pins进行器件引脚分配； 序号信号引脚编号 1 led[0](对应于开发板LED1) 50 2 led1[1](对应于开发板LED2) 53 3 led2[2](对应于开发板LED3) 54 4 led3[3](对应于开发板LED4) 55 5 clk(48MHZ时钟信号输入) 28 9）选择Assignments->Device，选择“Device and Pin Options”按钮，在打开的“Device and Pin Options”对话框中，选择“Unused Pins”选项卡，从中选择“As input tri-stated”选项。10）选择Processing->Start->Start Fitter进行器件适配； 11）选择Processing->Start->Start Assembler生成下载文件； 12）连接好实验箱中的跳线，并将实验箱与计算机相连，并打开实验箱电源； 13）选择Tools->Porgrammer选项，将设计文件下载到FPGA中，并观察实验结果。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
电子技术——几种常用的时序逻辑电路习题及答案
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
时序逻辑电路练习题90281
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
实验三 时序逻辑电路的VHDL设计
实验三时序逻辑电路的VHDL设计 一、实验目的与要求 1、目的 （1）熟悉VHDL语言的编程方法 （2）学会利用VHDL语言设计实现时序逻辑功能器件的逻辑功能。 （3）总结体会VHDL语言的编程技巧方法 2、要求 （1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图； （3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。 二、实验设备、环境 PII以上计算机，装有QuartusII软件 三、方法与步骤 （一）教师简单回顾所需知识并演示较一个简单功能的实现过程。 1、简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、回顾QuartusII的VHDL操作步骤 3、以JKFF为例，重点演示该时序逻辑单元的VHDL设计过程。 （1）JKFF的参考VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JK_FF IS PORT(J,K:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END JK_FF; ARCHITECTURE A OF JK_FF IS SIGNAL QTMP:STD_LOGIC; SIGNAL J_K:STD_LOGIC_VECTOR(0 TO 1); BEGIN J_K<=J&K; PROCESS(CLK,J_K) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE J_K IS WHEN "00"=>NULL;
时序逻辑电路练习题及答案
《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P6-1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 12313 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图P6-2
[解] 驱动方程：21 Q A D =， 2 12Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表6-2 由状态方程可得状态转换表，如表6-2所示；由状态转换表 可得状态转换图，如图A6-2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P6-3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+11n Q 32Q Q ·1Q ； 211 2 Q Q Q n =++231Q Q Q ； 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示，电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000
第12章 时序逻辑电路
第12章时序逻辑电路
27逻 辑 电 路 图 及A ，B ，C 的 波 形 如 图 所 示 ， 试 画 出Q 的 波 形 （设 Q 的 初 始 状 态 为“0”）。 Q Q J & A B C Q B A C K C 28逻 辑 电 路 图 及C 脉 冲 的 波 形 如 图 所 示 ， 试 画 出 触 发 器 输 出Q 0，Q 1的 波 形 （设 Q 0，Q 1的 初 始 状 态 均 为“0”）。 Q 0 Q 0 Q 1 J Q 0 Q 1 Q 1 o ? C ? C t C K D C C Q Q O O t t O t 29已 知 逻 辑 电 路 畋 及A ，B ，D 和C 脉 冲 的 波 形 如 图 所 示 ， 试 写 出 J ，K 的 逻 辑 式 ， 并 列 出Q 的 状 态 表。 Q Q ≥1 & & 1 ? ? C D B A D C B A J C K
30已 知 逻 辑 电 路 图 及 C 1和C o 的 波 形 , 试 画 出 输 出 Q 0，Q 1 的 波 形（设Q 0， Q 1的 初 始 状 态 均 为 “0”）。 C Q 0 Q 0 R D K J S D Q 1 Q 1 R D C J S D Q 0 Q 1 C O o C 1 C O C 1 Q 0Q 1 K C O C 1 Q 0 Q 1 31已 知 逻 辑 电 路 图 及C 脉 冲 的 波 形 ，试 写 出 各 触 发 器 J ，K 及D 的 逻 辑 式，并 列 出 Q 0，Q 1，Q 2，Q 3的 状 态 表 （设Q 0，Q 1，Q 2，Q 3初 始 状 态 均 为 “0”）。 Q 2 Q 2 J 2 K 2 D Q 0 Q 0 J 0 K 0 Q 1 Q 1 Q 0 Q 1 Q 2 Q 3 Q 3 J 3 K 3 Q 3 ? ? ? ? ? C C C 32已 知 逻 辑 电 路 图 和 C 脉 冲 的 波 形 ， 试 画 出 输 出 Q 0 及Q 1的 波 形 图 （设Q 0，Q 1初 始 状 态 均 为“1”）。
时序逻辑电路实验报告
时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；
然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）
六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。
时序逻辑电路习题
触发器 一、单项选择题： (1)对于D触发器，欲使Q n+1=Q n，应使输入D=。 A、0 B、1 C、Q D、 (2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。 A、0 B、1 C、Q (4)请选择正确的RS触发器特性方程式。 A、 B、 C、 (约束条件为) D、 (5)请选择正确的T触发器特性方程式。 A、 B、 C、 D、 (6)试写出图所示各触发器输出的次态函数(Q )。 n+1 A、 B、 C、 D、 (7)下列触发器中没有约束条件的是。 A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器 二、多项选择题： (1)描述触发器的逻辑功能的方法有。 A、状态转换真值表 B、特性方程 C、状态转换图 D、状态转换卡诺图 (2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 (3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A、J=K=1 B、J=0,K=0 C、J=1,K=0 D、J=0,K=1 (4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A、J=K=1 B、J=1,K=0 C、J=K=0 D、J=0，K=1 三、判断题： (1)D触发器的特性方程为Q n+1=D，与Q 无关，所以它没有记忆功能。（） n (2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。 （） (3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（） (8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。 (9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。 (10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。 四、填空题： (1)触发器有（）个稳态，存储8位二进制信息要 （）个触发器。 (2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。 (3)按逻辑功能分，触发器有（）、（）、（）、（）、（）五种。 (4)触发器有（）个稳定状态，当＝0，＝1时，称为（）状态。 时序逻辑电路 一、单项选择题： (2)某512位串行输入串行输出右移寄存器，已知时钟频率为4MHZ，数据从输入端到达输出端被延迟多长时间？ A、128μs B、256μs C、512μs D、1024μs (3)4个触发器构成的8421BCD码计数器共有（）个无效状态。 A、6 B、8 C、10 D、4 (4)四位二进制计数器模为 A、小于16 B、等于16 C、大于16 D、等于10 (5)利用异步预置数端构成N进制加法计数器，若预置数据为0，则应将（）所对应的状态译码后驱动控制端。 A、N B、N－1 C、N+1 (7)采用集成中规模加法计数器74LS161构成的电路如图所示，选择正确答案。 A、十进制加法计数器 B、十二进制加法计数器
第9章 时序逻辑电路部分习题解答
第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。 题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。 题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。 解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 解：
第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 题9.3图 题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”） 题9.6图
第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。 题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。 题9.8图
第9章 时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。 题9.11图 题9.10图
实验三时序逻辑电路
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。
第5章 时序逻辑电路思考题与习题题解
思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10
实验三vhdl时序逻辑电路设计
实验三 VHDL 时序逻辑电路设计 一、实验目的 1．熟悉用VHDL语言设计时序逻辑电路的方法 2．熟悉用Quartus文本输入法进行电路设计 二、实验所用仪器元件及用途 1．计算机：装有Quartus软件，为VHDL语言提供操作场所。 2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。 3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。 三、实验内容 1．用VHDL语言设计实现一个8421码十进制计数器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 （2）试验结果：VHDL代码和仿真结果。 2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。 （2）试验结果：VHDL代码和仿真结果。 3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 a.单点移动模式：一个点在8个发光二极管上来回的亮 b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间 点灭，依次往复 c.通过拨码开关或按键控制两种模式的转换 （2）试验结果：VHDL代码和仿真结果。 四、实验设计思路及过程 1.8421码十进制计数器状态转移表 左图为8421码十进制 计数器的状态转移表，abcd 为初状态，ABCD为下一状 态，每当有“1”出现时， 相应的管脚就亮灯，从而从 0000到1001的灯依次出 现。 VHDL代码如下： LIBRARY IEEE;
第6章 时序逻辑电路课后答案
第六章时序逻辑电路 【题6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程 和输出方程，画出电路的状态转换图，说明电路能否自启动。 图 P6.3 【解】驱动方程 J-] =K 1=Q 3 *」2=心二 Q i 输出方程：Y -Q 3 将驱动方程带入 JK 触发器的特性方程后得到 状态方程为： Q 1 = Q 3Q*I + Q 3Q 〔 = Q D 'Q 2 = Q 〔Q 2 + Q 〔Q 2 = Q 2 一 n+1 — Q 3 - Q 3Q 2 Q i 电路能自启动。状态转换图如图 A6.3 和输出方程，画出电路的状态转换图。 A 为输入逻辑变量。 【题6.5】 分析图P6.5时序电路的逻辑功能, 写出电路的驱动方 程、 状态方程 J 3 = Q 1Q 2 ；K 3 = Q
图P6.5 【解】 口=AQ2 驱动方程： D2=AQQ =AQ +Q2) 输出方程：Y 将驱动方程带入JK触发器的特性方程后得到状态方程为 Q n+1=A&2 n+1 Q；=A(Q i Q2) 电路的状态转换图如图A6.5 图A6.5 【题6.6】分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A为输入变量。
【解】驱动方程 输出方程：丫二AQQ2-A QQ2 将驱动方程带入JK触发器的特性方程后得到状态方程为： Q n+1 = Q r n+1 - - Q2二A 二Q r二Q2 电路状态转换图如图A6.6。A = 0时作二进制加法计数，A = 1时作二进制减法计数。 图A6.6 【题6.7】分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
第十二章 时序逻辑电路
第十二章时序逻辑电路 一、填空题 1．计数器工作时，对出现的个数进行计数。 2．构成一个2n进制计数器，共需要个触发器。 3.用以存放的电路称为寄存器。 4.数码寄存器一般分为、和三种，其功能是用来存放二进制数码。 5.寄存器存放数码的方式有和两种，从寄存器取出数码的方式有 和两种。 6.寄存器中，一个触发器可以存放二进制代码，要存放N位二进制代码，就要有 个触发器。 7.8位移位寄存器，串行输入时经个CP脉冲后，8位数码全部移入寄存器中。 8.计数器按CP控制方式的不同可以分为计数器和计数器，按进制的不同，可以分为计数器、计数器和计数器，按计数过程中数字的增减可以分为计数器、计数器和计数器。 9.6位二进制加法计数器所累计的输入脉冲数最大为。 10.在异步二进制计数器中，要求从0开始计数，计到十进制数12，需要个触发器。 11.8421BCD码的二-十进制计数器当计数状态是时，再输入一个计数脉冲，计数状态为0000，然后向高位发出信号。 12．利用各种不同的集成计数器构成N进制计数器的方法有多种，通常采用
法，如果要得到计数容量较大的计数器，就必须采用法。 13.某计数器的状态变化为000-001-010-011-000，则该计数器的功能是进制 法计数器。 14.74LS160是一块同步十进制加法计数器集成电路，它采用清0，置数。当CTt、CTp均为0时，实现功能。 15.如图所示电路的状态方程Q n+1=___________。 16. 某计数器的输出波形如图所示，该计数器是___________进制计数器。 二、选择题 1．时序逻辑电路在结构上（）。 A．必须有组合逻辑电路 B．必须有存储电路 C．必有存储电路和组合逻辑电路 D．以上均正确 2．时序逻辑电路的输出是（）。 A．只与输入有关 B．只与电路当前状态有关 C．与输入和电路当前状态均有关 D．与输入和电路当前状态均无关 3．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（）。A．没有触发器 B．没有统一的时钟脉冲控制 C．没有稳定状态 D．输出只与内部状态有关
实验二 时序逻辑电路的设计[1]
实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。
数字逻辑几个时序逻辑电路例题
《时序逻辑电路》练习题及答案 []分析图时序电路的逻辑功能，写出电路的驱动方程、 状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图 [解] 驱动方程：3 1 1 Q K J= =，状态方程：n n n n n n n Q Q Q Q Q Q Q 1 3 1 3 1 3 1 1 ⊕ = + = + ； 1 2 2 Q K J= =，n n n n n n n Q Q Q Q Q Q Q 1 2 2 1 2 1 1 2 ⊕ = + = + ； 3 3 2 1 3 Q K Q Q J= =，，n n n n Q Q Q Q 1 2 3 1 3 = + ； 输出方程：3 Q Y= 由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。电路可以自启动。 表 n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + +n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + + 000 001 010 011 0010 0100 0110 1000 100 101 110 111 0001 0111 0101 0011 图 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。
[]试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出 电路的状态转换图。A为输入逻辑变量。 图 [解] 驱动方程：2 1 Q A D=， 2 1 2 Q Q A D= 状态方程： n n Q A Q 2 1 1 = + ， ) ( 1 2 2 1 1 2 n n n n n Q Q A Q Q A Q+ = = + 输出方程：2 1 Q Q A Y=表 由状态方程可得状态转换表，如表所示；由状态转换表可得 状态转换图，如图所示。 电路的逻辑功能是：判断A是否连续输入四个和四个以上 “1”信号，是则Y=1，否则Y=0。 图 []试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图 [解] 3 2 1 Q Q J=，1 1 = K； 1 2 Q J=， 3 1 2 Q Q K=； 2 3 2 1 3 Q K Q Q J= =， = +1 1 n Q 3 2 Q Q· 1 Q； 2 1 1 2 Q Q Q n= + +2 3 1 Q Q Q； 3 2 3 2 1 1 3 Q Q Q Q Q Q n+ = + Y = 3 2 Q Q 电路的状态转换图如图所示，电路能够自启动。 n n Q AQ 1 2 Y Q Q n n1 1 1 2 + + 000 001 010 011 100 111 110 101 010 100 110 001 111 100 010 000