锁相环常见问题解答
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接
https://www.360docs.net/doc/e110293694.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01）
?参考晶振有哪些要求？我该如何选择参考源？
?请详细解释一下控制时序，电平及要求？
?控制多片PLL芯片时，串行控制线是否可以复用？
?请简要介绍一下环路滤波器参数的设置？
?环路滤波器采用有源滤波器还是无源滤波器？
?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
?如何设置电荷泵的极性？
?锁定指示电路如何设计？
?PLL对射频输入信号有什么要求？
?PLL芯片对电源的要求有哪些？
?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
?锁相环输出的谐波？
?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
?锁相环锁定时间取决于哪些因素？如何加速锁定？
?为何我的锁相环在做高低温试验的时候，出现频率失锁？
?非跳频（单频）应用中，最高的鉴相频率有什么限制？
?频繁地开关锁相环芯片的电源会对锁相环有何影响？
?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？
?您的PFD鉴相极性是正还是负？
?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？
?您的PLL环路带宽和相位裕度有多大？
?评价PLL频率合成器噪声性能的依据是什么？
?小数分频的锁相环杂散的分布规律是什么？
?到底用小数分频好还是整数分频好？
?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？
?分频–获得高精度时钟参考源？
?PLL，VCO闭环调制，短程无线发射芯片？
?PLL，VCO开环调制？
?时钟净化----时钟抖动（jitter）更小？
?时钟恢复（Clock Recovery）？
问题：参考晶振有哪些要求？我该如何选择参考源？
答案：波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定
性指标和相位噪声指标。
名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz 价格
普通晶体振荡器SPXO 1~100 +/-10~+/-100 低
压控晶体振荡器VCXO 1~60 +/-1~+/-50
温度补偿晶体振荡器
1-60 +/-0.1~+/-5
TCXO
压控振荡器VCO 宽-110
恒温控制晶体振荡器
10~20 0.0005~0.01 -150, -120@10Hz 非常高OCXO
频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率
下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，
功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值
为360mV的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转
换速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50
欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为
Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us
所以，只要REFIN功率满足要求，并且输入信号的转换速率高于
22.6V/us ，REFIN可以工作在低于20MHz的条件下。具体实现是，一个
转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。总的
来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手
册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
问题：请详细解释一下控制时序，电平及要求？
答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。如图1
所示。要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE 的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图1 PLL频率合成器的串行控制接口（3 Wire Serial Interface）
控制接口由时钟CLOCK，数据DATA，加载使能LE构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器
的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3V CMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个
10~47pF的电容，来吸收这些毛刺。
问题：控制多片PLL芯片时，串行控制线是否可以复用？
答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。
问题：请简要介绍一下环路滤波器参数的设置？
答案：ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
问题：环路滤波器采用有源滤波器还是无源滤波器？
答案：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：
低失调电压（Low Offset Voltage）[通常小于500μV]
低偏流（Low Bias Current）[通常小于50pA]
如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27.
问题：PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
答案：选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO的输出阻抗匹配。下图中ABC三点功率关系。B，C点的功率比A点小6dB。
如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。如果负载是75欧，那么匹配电路无需改动，
ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
ADF4360-7 输出匹配电路
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小爬7262014-6-17 下午3:04 （回复小爬726 ）
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问题：如何设置电荷泵的极性？
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答案：在下列情况下，电荷泵的极性为正。
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o环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
o环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
o环路滤波器为无源滤波器，VCO的控制灵敏度为负。
o PLL分频应用，滤波器为无源型。即参考信号直接RF反馈分频输入端，VCO 反馈到参考输入的情况。
问题：锁定指示电路如何设计？
答案：PLL锁定指示分为模拟锁定指示和数字锁定指示两种
鉴相器和电荷泵原理图
数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。
数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：参考信号REFIN信号丢失。当REFIN信号与PLL
频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
以ADF4001为例说明。VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。这样VCXO需要的电流必须由PLL来提供。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差
16ns>15ns，所以，数字锁定指示为低电平。
解决方法1，使用模拟锁定指示。
解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。
问题：PLL对射频输入信号有什么要求？
答案：频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的Slew Rate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slew rate大于314V/us，那么ADF4106同样能够正常工作。通常LVDS 驱动器的转换速率可以很容易达到1000V/us。
Slew Rate = dv/dt | max= 2 * pi * f * Vp = 314V/us
问题：PLL芯片对电源的要求有哪些？
答案：要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：
在电源引脚出依次放置0.1μF，0.01μF，100pF的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
问题：内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
答案：VCO的中心频率由下列三个因素决定。
1.VCO的电容C VCO
2.由芯片内部Bond Wires引入的电感L BW
3.外置电感L EXT。即
其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO 的输出中心频率。VCO的控制灵敏度在相应的数据手册上给出。作为一个例子，图2和图3给出了ADF4360-7的集成VCO特性。
图2 ADF4360-7 VCO输出中心频率与外置电感的关系
图3 ADF4360-7 VCO的灵敏度与外置电感的关系
电感的选取，最好选用高Q值的。Coilcraft公司是不错的选择。市面上常见的电感基本在1nH以上。更小的电感可以用PCB导线制作。这里给出一个计算PCB引线电感的简单公式，如图4所示。
图4 导线电感的模型
问题：锁相环输出的谐波？
答案：一般地，锁相环的输出都会包含基波的谐波分量。下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。
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小爬7262014-6-17 下午3:07 （回复小爬726 ）
问题：锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
答案：参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。这四部分贡献项可以用公式来表示。
锁相环相位噪声贡献项模型
对来说，系统闭环增益为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪，因为参考源并未变化）。同样对S cp2来说，它对系统的相位噪声的影响也取决于系统的闭环增益
，与前面第一项的不同之处是，它还受限于电荷泵的增益K d，所以在环路的带宽内，电荷泵的相位噪声也很重要。对S vco2项来说，它对系
统的相位噪声的影响取决于，而的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。黑色实线为合成的相位噪声输出。
减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLL Core Power Level。
问题：为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
答案：目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：
o PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
o PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
o PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
o PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
o VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
o环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
o环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：
o PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的
PLL达到低噪声的要求。
o PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
o电源退耦不够。
o电路设计匹配不好，尤其是射频输入口。
o电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？
来源
1.PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂
散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。
2.外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，
手机，附近功率放大器。参考晶体（晶振）串扰。
措施
1.良好的电源退耦
2.良好的布局布线
3.环路滤波器的阶数更高，带宽更窄。
4.提高鉴相频率，使得参考杂散落在环路带宽以外。
5.本振源板加屏蔽壳以屏蔽外界串扰
问题：锁相环锁定时间取决于哪些因素？如何加速锁定？
答案：定性分析：设初始频率f1，终止频率f2，频率跳变量f jump=|f1-f2|，频率锁定误差容限f tol，环路带宽BW。锁定时间LT。
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。频率跳变越大，锁定时间越长，反之，越短。但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间LT需要45~48度的相位裕度。所定时间的经验公式：
加速环路锁定的方法：（1）增大环路带宽。环路带宽与锁定时间是一对矛盾。设计工程师需要对其作出折衷选择。增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。（2）增大鉴相频率。鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。（3）采用两个锁相环，乒乓式工作。两个频率之间采用高速开关进行切换。（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（Dielectric Absorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。（6）避免控制电压工作在地和电荷泵电压Vp附近。相应于输出频率的控制电压最好在Vp/2附近。
问题：为何我的锁相环在做高低温试验的时候，出现频率失锁？
答案：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。
问题：非跳频（单频）应用中，最高的鉴相频率有什么限制？
答案：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B > A，并且B > 2，就可能是环路锁定。
通常最高频率的限制是：
/p>
这里P为预分频计数器的数值。ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。
问题：频繁地开关锁相环芯片的电源会对锁相环有何影响？
答案：不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。如果产品要求如此，则可使用芯片资料中提到的“CE pin method”来对芯片进行上电和下电。
问题：您能控制PLL芯片了么？，R分频和N分频配置好了么？
答案：检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。
时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。
问题：您的晶振输出功率有多大？VCO的输出功率有多大？
答案：功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。
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问题：您的PFD鉴相极性是正还是负？
答案：具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）
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小爬7262014-6-17 下午3:09 （回复小爬726 ）
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问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？
答案：确保VCO的控制电压在预期的范围之内。
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问题：您的PLL环路带宽和相位裕度有多大？
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答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。
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问题：评价PLL频率合成器噪声性能的依据是什么？
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答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数之间的关系是
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改写该方程，
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我们可以从噪声基底得出期望输出频率的带内相位噪声。
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另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。
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问题：小数分频的锁相环杂散的分布规律是什么？
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锁相环设计
锁相环测量简述 一、锁相环路的基本工作原理 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。 锁相环路的基本方框图 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。 如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。 环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。 二、环路部件的测量 I.鉴相器特性的测量 鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。 鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。
PLL(锁相环)电路原理及设计 [收藏]
PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。
锁相环电路设计
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环电路
手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
锁相环应用电路仿真
高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日
锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。
图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
锁相环原理及锁相环原理图
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
锁相环技术
PLL(Phase Locked Loop)锁相环 锁相环的基本组成 PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PL L,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phas e Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Control led Oscillator）三部分组成，锁相环组成的原理框图如图所示。 PLL原理框图 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 锁相环的工作原理 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。P LL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同
锁相环设计与MATLAB仿真
本科毕业设计论文 题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术 学生姓名何鹏 指导教师李立欣 毕业时间2010年6月
毕业 任务书 一、题目 《锁相环设计与MATLAB 仿真》 二、指导思想和目的要求 在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。 三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。 四、进度和要求 第3~5 周：查阅和整理资料文献，确定研究模型和研究方向； 第6~8 周：分析模型，找出其中的缺陷； 第9~11 周： 提出更容易实现的结构，对该结构具体分析； 第11~13 周：整理资料进行论文撰写、装订并翻译英文文献； 第14~15 周： 论文评阅，答辩准备，答辩 五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清 译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明 等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计 论文
目录 中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)
锁相环CD4046 原理及应用
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。
锁相环
如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。各种电子产品潮水般涌现入各个领域。电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。 传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。这类的载波提取部件工作频率低，可靠性差。正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。 现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展 的结果。FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚， 并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。可编程逻辑器件的技术的高速发展。技术上使传统的“自下而上”的设计方法，变为一种新的“自顶向下”的设计方法，设计者可以利用计算机对系统进行方案设计和功能划分，系统的关键电路可以采用一片或几片专用的集成电路（ASIC）来实现，因而使系统的体积、重量减小，功耗降低，而且具有高性能、高可靠性和保密性好等有点。 本次毕设运用FPGA 进行实现，在技术上跟上了时代的发展。该设计过程中用到了Altera 公司的可编程逻辑器件EPM7064SLC44-10。这种芯片是Altera 公司生产的MAX7000系列。MAX7000系列是Altera 公司速度最快的高速可编程逻辑器件系列，是采用先进的CMOS EEPROM 技术制造的EPLD。MAX7000系列（包括MAX7000A、MAX7000E 和MAX7000S）的集成度为600～10000可用门，32～1024个宏单元，以及36～212个用户I/O 引脚。这些基于EEPROM 的器件能够提供快至4.5ns 的组合传输延迟，16位计数器工作频率可达192.3MHz。此外，MAX7000的输入寄存器的建立时间非常短，能提供多个系统时钟且由可编程的速度/功耗控制。MAX7000E 是MAX7000系列的增强型，具有更高的集成度。MAX7000S 器件也具有MAX7000E 期间的增强特性，通过工业标准四引脚JTAG 接口实现在 ------------------------------装 ---------------- 订----------------- 线 ----------------------------------
PLL 锁相环原理
什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
锁相环滤波器的设计
创新课题设计报告 题 目： 锁相环路滤波器的设计 南昌航空大学信息工程学院 20 11 年 10 月 26日 姓 名： 梁勇 专 业： 通信工程 班级学号： 08042135 指导教师： 刘敏
通信工程专课程设计任务书 20 10－20 11 学年第 2 学期第 1 周－ 20 周 题目锁相环滤波器的设计 内容及要求 抑制鉴相器输出电压中的载频分量和高频噪声，降低由压控振荡器控制电压不纯而引起的寄生输出。采用无源滤波器可以达到电路结构简单、低噪声、高稳定度的目的。由于上次设计的无源滤波器仿真效果不理想，老师让我们改做有源滤波器。 学生姓名：梁勇 指导时间指导地点：E楼 408 室任务下达20 11年 6月 13 日任务完成2011年 7 月 8 日 考核方式 1.评阅□ 2.答辩□ 3.实际操作□ 4.其它□ 指导教师刘敏系（部）主任 注：1、此表一组一表二份，课程设计小组组长一份；任课教师授课时自带一份备查。 2、课程设计结束后与“课程设计小结”、“学生成绩单”一并交院教务存档。
摘要 滤波器在通信中经常用到的一个模块，具有成熟的设计理论，一个好的滤波器能让整个电路的效果更为清晰、直观，因而对信号的要求直接体现在滤波器上。滤波效果影响到整个电路的好坏，不同功能的滤波器能让信号跟着要求走，使设计理想。 此次设计的二阶有源低通滤波器能够过滤不需要的载频分量和高频噪声，可以有效 的抑制压控震荡引起的寄生输出。 关键字：滤波器效果有源
目 录 第一章 题目要求与方案论证 (5) 1.1 题目要求 (5) 1.2 方案论证 (5) 1.3 工作原理 (6) 第二章 电子线路设计与仿真 (8) 2.1 设计思路 (8) 2.2 参数选择 (8) 2.2 二阶有源低通滤波器 (8) 第三章 结果与分析 (10) 第四章 心得体会 (12) 参考文献 (13) 附录 芯片资料 (14)
基于matlab的二阶锁相环仿真设计
1 绪论 1.1 课题背景及研究意义 在现代集成电路中，锁相环（Phase Locked Loop）是一种广泛应用于模拟、数字及数模混合电路系统中的非常重要的电路模块。该模块用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。其作用是使得电路上的时钟和某一外部时钟的相位同步，用于完成两个信号相位同步的自动控制，即锁相。它是一个闭环的自动控制系统，它将自动频率控制和自动相位控制技术融合，它使我们的世界的一部分有序化，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目的。其理论原理早在上世纪30年代无线电技术发展的初期就已出现，至今已逐步渗透到各个领域。伴随着空间技术的出现，锁相技术大力发展起来，其应用范围已大大拓宽，覆盖了从通信、雷达、计算机到家用电器等各领域。锁相环在通信和数字系统中可以作为时钟恢复电路应用；在电视和无线通信系统中可以用作频率合成器来选择不同的频道；此外，PLL还可应用于频率调制信号的解调。总之，PLL已经成为许多电子系统的核心部分。 锁相环路种类繁多，大致可分类如下]1[。 1.按输入信号特点分类 [1]恒定输入环路：用于稳频、频率合成等系统。 [2]随动输入环路:用于跟踪解调系统。 2.按环路构成特点分类 [1]模拟锁相环路：环路部件全部采用模拟电路，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环。 [2]混合锁相环路：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门、JK触发器等，而其他模块由模拟电路构成。 [3]全数字锁相环路：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容。 [4]集成锁相环路：环路全部构成部件做在一片集成电路中。
数字锁相环设计
引言 锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。 锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环的研究和应用得到了越来越多的关注。 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。 由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。近年来，随着VLSI技术的发展，随着大规模、超高速集成电路的飞速发展，数字系统的集成度和逻辑速度越来越高，这使得数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA勺通信 电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。